[发明专利]一种多重图形化掩膜层的结构及制作方法

说明书

技术领域

本发明涉及半导体良率提升领域，尤其涉及一种多重图形化掩膜层的结构及制作方法。

背景技术

半导体行业制造日新月异，产品的制造工艺越来越精细化。各种缺陷对产品的良率会产生杀伤，而改善所造成缺陷的各种因素也越来越成为可以提升半导体良率的重要手段。生产中发现很多缺陷和掩膜层侧墙的两侧侧壁的形貌差异性有相关性，小的侧壁形貌差异可以，从而为提高芯片质量提供保证。

因为半导体产品的价值很大程度上取决于研发生产过程中所采用的技术，而这些技术的价值往往随着时间的推移而迅速贬值。因此，一旦出现良率下降的质量问题，就需要通过改进性的技术方案来解决。

发明内容

针对上述问题，本发明涉及一种多重图形化掩膜层的结构及制作方法，其特征在于，包括，基板、硬质掩膜、侧墙，所述硬质掩膜处于基板上方，所述侧墙由牺牲层沉积并刻蚀形成，整体呈尖状，内部平尖而外部圆滑；

上述的掩膜层，其特征在于，所述硬质掩膜的材料优选但限于氮化硅。

上述的掩膜层，其特征在于，所述牺牲层的材料为：氧化硅、或氮化硅、或氮氧化硅、或非晶碳、或氮化硼、或氮化钛。

上述的掩膜层，其特征在于，所述侧墙的材料为：氧化硅、或氮化硅、或氮氧化硅、或非晶碳、或氮化硼、或氮化钛。

上述的掩膜层，其特征在于，所述侧墙个数大于或等于2，第一侧墙的高度大于第二侧墙的高度，且所述第一侧墙与所述第二侧墙底部齐平。

上述的掩膜层，根据权利要求6所述的多重图形化掩膜层，其特征在于，所述第一侧墙的宽度大于20A，厚度为所述第一侧墙和所述第二侧墙宽度总和的1/4至1/2。

针对上述问题，本发明涉及一种多重图形化掩膜层的结构及制作方法，其特征在于，包括，基板、硬质掩膜、侧墙，所述硬质掩膜处于基板上方，所述侧墙由牺牲层沉积并刻蚀形成，整体呈尖状，内部平尖而外部圆滑；

上述的掩膜层，其特征在于，所述硬质掩膜的材料优选但限于氮化硅。

上述的掩膜层，其特征在于，所述牺牲层的材料为：氧化硅、或氮化硅、或氮氧化硅、或非晶碳、或氮化硼、或氮化钛。

上述的掩膜层，其特征在于，所述侧墙的材料为：氧化硅、或氮化硅、或氮氧化硅、或非晶碳、或氮化硼、或氮化钛。

上述的掩膜层，其特征在于，所述侧墙个数大于或等于2，第一侧墙的高度大于第二侧墙的高度，且所述第一侧墙与所述第二侧墙底部齐平。

上述的掩膜层，根据权利要求6所述的多重图形化掩膜层，其特征在于，所述第一侧墙的宽度大于20A，厚度为所述第一侧墙和所述第二侧墙宽度总和的1/4至1/2。

有益效果，本发明提出的一种多重图形化掩膜层的结构及制作方法，通过采用该掩膜层可以改变两侧外墙内侧侧壁形貌，这能够有效地减小侧墙的两侧侧壁的形貌差异性，进而减少侧墙作为缺陷源头的可能性，对提高产品良率会产生很大的帮助。

附图说明

图1是本发明一个实施例的掩膜材料的截面图。

图2是本发明一个实施例的带有图形化牺牲层的掩膜的截面图。

图3是本发明一个实施例的带有第一侧墙的掩膜的截面图。

图4是本发明一个实施例的带有第二侧墙的掩膜的截面图。

图5是本发明一个实施例的去除牺牲层后的掩膜的截面图。

图6是本发明一个实施例的修改形貌后的掩膜的截面图。

图7是本发明另一个实施例的掩膜材料的截面图。

图8是本发明另一个实施例的图形化牺牲层的截面图。

图9是本发明另一个实施例的多牺牲层的截面图。

图10是本发明另一个实施例的带有侧墙的掩膜的截面图。

图11是本发明另一个实施例的去除牺牲层后的掩膜的截面图。

图12是本发明另一个实施例的修改形貌后的掩膜的截面图。

图13是本发明一种多重图形化掩膜层的制备方法。

图14是本发明一种多重图形化掩膜层的制备方法。

具体实施方式

针对目前在实际生产中，掩膜层侧墙常成为缺陷的原因之一，所以提出一种新的掩膜层以提高半导体良率。

本发明涉及一种多重图形化掩膜层的结构及制作方法，基板、硬质掩膜、侧墙，所述硬质掩膜处于基板上方，所述侧墙由牺牲层沉积并刻蚀形成，整体呈尖状，内部平尖而外部圆滑。

下面结合附图对本发明的具体实施方式作进一步的说明。

本发明的一个具体的实施例：