[发明专利]半导体器件

说明书

本发明提供一种半导体器件，通过将作为存储元件的反熔丝元件设置在SOI衬底上，能够提高反熔丝元件及包含该反熔丝元件的选择晶体管在内的半导体器件的性能。将设置在构成SOI衬底的SOI层(SL)上的栅极电极(GM)和设置在SOI层(SL)上并包含高浓度的扩散区域D1在内的外延层(EP)所夹持的、与栅极电极(GM)的侧壁连接地形成的绝缘膜(IFM)作为在反熔丝元件的写入动作时发生绝缘破坏的对象。

技术领域

本发明涉及半导体器件，尤其涉及应用于具有SOI(Silicon On Insulator：绝缘体上硅结构)衬底的半导体器件的有效技术。

背景技术

作为能够抑制短沟道特性及抑制元件差异的半导体器件，目前采用使用了SOI衬底的半导体器件。SOI衬底是在由高电阻的Si(硅)等构成的支承衬底上形成有BOX(BuriedOxide：隐埋氧化物)膜(埋入氧化膜)并在BOX膜上形成有主要含有Si(硅)的薄层(硅层、SOI层)的衬底。

在SOI衬底上形成有MOSFET(Metal Oxide Semiconductor Field EffectTransistor：MOS型场效应晶体管)的情况下，能够不向沟道层导入杂质地抑制短沟道特性。其结果为，能够提高迁移率，另外，能够改善由杂质波动导致的元件差异。由此，通过使用SOI衬底制造半导体器件，能够期待半导体器件的集成密度及工作速度提高、因差异减小而实现的动作范围(operating margin)增大。

在专利文献1(日本特开2005-504434号公报)中记载了通过使体硅(bulksilicon)衬底与其上方的栅极电极之间的超薄膜电介质击穿来存储信息。另外，在专利文献2(日本特开2005-515624号公报)中记载了通过在该栅极电极的下方的体硅衬底内设置n⁺区域来形成电容构造。

现有技术文献

专利文献

专利文献1：日本特开2005-504434号公报

专利文献2：日本特开2005-515624号公报

如专利文献1记载的那样，在半导体衬底上隔着绝缘膜形成栅极电极并通过在该绝缘膜中引起绝缘破坏来写入信息的反熔丝元件(存储元件)中，在半导体衬底内的沟道耗尽的情况下，存在难以向栅极电极施加电场的问题。为了防止其耗尽，如专利文献2记载的那样，考虑设置电容构造。

但是，在SOI衬底上设置反熔丝元件的情况下，为了形成上述电容构造而在SOI衬底的上表面上形成高浓度的杂质扩散区域是困难的。

另外，在写入动作时向与上述栅极电极相邻的选择晶体管施加大电压。由于SOI衬底上的晶体管的漏极耐压较小，所以若将专利文献1、2记载的那种反熔丝元件直接用于SOI元件，则选择晶体管的特性可能会劣化。

发明内容

其他目的和新的特征从本说明书的记载及附图明确。

若简单地说明本申请公开的实施方式中的代表性实施方式的概要，则如下所述。

一实施方式的半导体器件是将设置在SOI衬底上的栅极电极和包含高浓度的扩散区域在内的外延层所夹持的、与该栅极电极的侧壁连接地形成的绝缘膜作为在反熔丝元件的写入动作时引起绝缘破坏的对象。

发明的效果

根据本申请公开的一实施方式，能够提高半导体器件的性能。尤其，在具有反熔丝元件的半导体器件中，能够实现半导体元件的节电化。

附图说明

图1是表示作为本发明的实施方式1的半导体器件的平面布局。

图2是沿图1的A-A线的剖视图。