[发明专利]一种降低毛刺的TSPC型D触发器

说明书

技术领域

本发明涉及一种降低毛刺的TSPC(True Single Phase Clock，真单相时钟)型D触发器，具体为一种带有复位结构的高速主从型D触发器，属于数字信号技术。

背景技术

随着CMOS集成电路技术的飞速发展，单个芯片上集成规模越来越大，而且时钟频率飞速增加，对各种电路的速度有着较高的要求。计时、计数数字电路作为集成系统中几乎是必不可少的一部分，其速度直接影响系统性能。由于VLSI技术的不断进步，数字系统的运行速度要求不断提高。触发器是数字系统中常用的一种元器件，其性能对整个系统的性能影响很大。目前许多触发器研究和应用中都是以D触发器为基础进行的，对DFF的速度有更高的要求。

传统的同步或异步加法计数器加法，受进位链延迟的限制，当计数位数增加，计数器难以工作在高频计数时钟下。目前，高速高精度计数器的应用场合日渐增多，如果将面积因素考虑在内，普通的加减法计数器均不能满足要求。而线性反馈移位计数器(LFSR)作为一种重要的计数电路，尤其是在高速集成电路领域备受青睐。LFSR计数器只用到D触发器和异/同或门，所以延时不依赖于计数器的位数，仅与单个DFF和异/同或门的延时相关。传统的D触发器因工作速度限制带来的问题是：计数器的速度下降较为明显。此外应用于时间-数字转换电路(TDC)则是一种重要的计时电路，其组成主要也是计数器，计数器通过统计固定周期脉冲信号的周期个数，该数值与周期相乘，实现时间的数字量化，计数器主要由D触发器并配以少量的组合逻辑门电路组成。

数字集成电路中，D触发器种类繁多，按照逻辑功能的不同，触发器可分为RS，JK、D和T触发器等多种类型，按照电路结构的不同，又可分为主从型结构、灵敏放大器型结构和维持阻塞结构等。不同类型的D触发器，性能优越性侧重点也各不相同。比如，采用DFF的TDC电路工作频率通常较高，同时要求面积尽可能紧凑。这就对动态结构类型的D触发器提出更高要求。传统的TSPC型受到毛刺以及电荷共享，从而使得Qb端的电位不是理想高低电平，即高电平不为理想的VDD，低电位不为理想的GND。这一现象导致充放电时间的变化。虽然在关键点加入晶体管可以缓解该问题，但是这将限制该触发器的工作速度并消耗更多的功耗。

发明内容

发明目的：为了克服现有技术中存在的不足，本发明提供一种新型的TSPC型D触发器，降低D触发器的毛刺和功耗，并在此基础上保证较高的工作速度与较小的版图面积。

技术方案：为实现上述目的，本发明采用的技术方案为：

一种降低毛刺的TSPC型D触发器，包括第一级反相器、第二级反相器、第三级反相器和复位结构，具体结构如下：

所述第一级反相器包括一号PMOS管MP1、二号PMOS管MP2、三号PMOS管MP3和一号NMOS管MN1；其中，一号PMOS管MP1的栅极连接时钟信号CLK，一号PMOS管MP1的漏极和二号PMOS管MP2的源极连接并作为第一级反相器的一号输出端；二号PMOS管MP2的漏极和三号PMOS管MP3的源极连接；三号PMOS管MP3的漏极和一号NMOS管MN1的漏极连接并作为第一级反相器的二号输出端；二号PMOS管MP2的栅极和一号NMOS管MN1的栅极连接并作为第一级反相器的输入端；一号NMOS管MN1的源极接地；三号PMOS管MP3的栅极连接时钟信号CLK；

所述第二级反相器包括四号PMOS管MP4、二号NMOS管MN2、三号NMOS管MN3、四号NMOS管MN4和五号NMOS管MN5；其中，四号PMOS管MP4的栅极和四号NMOS管MN4的栅极以及二号NMOS管MN2的漏极连接并作为第二级反相器的一号输入端；二号NMOS管MN2的栅极作为第二级反相器的二号输入端；四号PMOS管MP4的漏极和三号NMOS管MN3的漏极连接并作为第二级反相器的输出端；三号NMOS管MN3的栅极连接时钟信号CLK，三号NMOS管MN3的源极和四号NMOS管MN4的漏极连接；二号NMOS管MN2的源极和四号NMOS管MN4的源极以及五号NMOS管MN5的漏极连接；五号NMOS管MN5的栅极连接时钟信号CLK，五号NMOS管MN5的源极接地；

所述第三级反相器包括五号PMOS管MP5和六号NMOS管MN6；其中，五号PMOS管MP5的栅极和六号NMOS管MN6的栅极连接并作为第三级反相器的输入端；五号PMOS管MP5的漏极和六号NMOS管MN6的漏极连接并作为第三级反相器的输出端；五号PMOS管MP5的源极接电源VDD；六号NMOS管MN6的源极接地；