[发明专利]低功耗读取存储器的方法

说明书

技术领域

本发明涉及一种低功耗读取存储器的方法，尤其是读取MTP、OTP、embedded EEPROM或embedded flash的方法。

背景技术

现在的很多芯片，特别是SoC芯片里有多种时钟，其中有高速的时钟，也有低速的时钟。在高速的时候（如24MHz，12MHz），读取MTP 、OTP 、embedded EEPROM或embedded flash 时读取数据的速度要求比较高。但在低速的时候，整体的功耗要求很高，需要在很低的功耗下读取。通常，系统需要25MHz的高速时钟来读取数据，32kHz 的低速时钟来读取数据。在32kHz工作时的MTP、OTP、embedded EEPROM、embedded flash 的功耗一般在2uA上下。

对于OTP、 MTP、 embedded EEPROM、 embedded flash的读取线路的设计中，要对时钟进行设计。因为，系统的时钟是占空比（duty cycle）50%的脉冲波，也就是说只有50%的时间是高电平，如图1所示。高电平的时候，做读取时间（sensing time），低电平的时候，就把读取信号这边的线路关掉了，位线（bit line），字线（word line）做一些存储单元预充电（pre-charge）的动作，为下一次读或下一个动作做好前续的动作，也可以说是变成了等待状态。比如32kHz的时候，就是每个周期只有16us的时间在读，所以这个系统时钟不能用做MTP 、OTP 、embedded EEPROM或embedded flash的读取时钟信号，功耗太大。因此可以考虑用一个特殊时钟作为读取存储器的时钟信号。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种低功耗读取存储器的方法，产生一个特殊时钟用来作为控制存储器读操作的时钟信号。

按照本发明提供的技术方案，所述低功耗读取存储器的方法是：将原始的占空比为50%的时钟信号CLK转变为周期相同且上升沿一致的小脉冲信号CLK_new1，将所述小脉冲信号CLK_new1经过延时单元延时后与CLK_new1自身进行“或”运算，得到一个脉冲宽度大于CLK_new1的新时钟CLK_new2，CLK_new2再经过延时单元延时后与CLK_new2自身进行“或”运算，得到一个脉冲宽度大于CLK_new2的新时钟CLK_new3，如此重复以增加脉冲宽度，直到得到脉冲宽度达到设定值的时钟CLK_final，用时钟CLK_final作为读取存储器的时钟信号。

具体的，所述将时钟信号CLK转变为小脉冲信号CLK_new1的方法是：将CLK经过延时单元延时后再经过非门反向，所得信号与CLK进行“与”运算。

延时单元将信号延时不超过设计要求的信号最小周期。一般延时3～5纳秒即可。

具体的，所述延时单元包括偶数个子单元的串联，每个子单元包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，第一PMOS管源极接电源电压，第一PMOS管漏极和第二PMOS管源极相连，第二PMOS管漏极和第一NMOS管漏极相连并通过一个电容接地之后为输出端，第二PMOS管栅极和第一NMOS管栅极相连为输入端，第一NMOS管源极与第二NMOS管漏极相连，第一PMOS管栅极接第一基准电压Vbp，第二NMOS管栅极接第二基准电压Vbn。第一基准电压Vbp与电源电压之差为恒定，使得第一PMOS管源极到漏极电流为恒定电流，第二基准电压Vbn为恒定，使得第二NMOS管漏极到源极电流为恒定电流。

利用CMOS带隙基准线路里产生的恒定电流来产生第一基准电压Vbp与电源电压之间的恒定电压差，以及恒定的第二基准电压Vbn。

本发明的优点是：用于低功耗读取存储器，特别在慢速（比如32kHz）读取存储器时，功耗可以是原来的几百分之一，跟等待（standby）状态的功耗差不多。

附图说明

图1是系统时钟信号图。

图2是从系统时钟产生特殊时钟信号的线路逻辑图。

图3是从系统时钟产生特殊时钟信号的转变过程示意图。

图4是延时单元示意图。

图5是用带隙基准产生Vbp和Vbn的一种电路结构。

具体实施方式

下面结合附图和实施例对本发明作进一步说明。