[发明专利]电子装置

说明书

相关申请的交叉引用

本申请基于2014年9月18日提交的日本专利申请No.2014-190370并要求其优先权；通过引用将其整体内容并入在此。

技术领域

这里描述的实施例通常涉及电子装置。

背景技术

一种被称为片上系统(SoC)的技术是已知的，其中各种功能模块被内置到单个装置中，并且在集成系统(电子装置)中所需的功能可以使用单个装置来提供。由于SoC其中内置有多种功能，因此需要多个电压来驱动SoC。使用多个DC-DC转换器从其中安装SoC的集成系统的电源产生SoC中所需的电压。

然而，在其中需要多个电压的电子装置中，因为需要使用多个DC-DC转换器，故而处理器的待机状态期间的功耗变大。

概述

实施例的一个目的是提供一种能够降低在待机状态下的功耗的电子装置。

根据一个实施例，一种电子装置包括多个功能模块和多个转换器。所述多个功能模块中的至少一个是能够切换到具有降低的功耗的待机状态的处理器。所述多个功能模块中的至少一个是状态保持单元。所述多个功能模块中的至少一个是接收单元。所述多个功能模块中的至少一个是控制器。所述处理器包括在其中存储与所述处理器的状态相关的状态信息的存储器。所述多个转换器中的每一个将电源电压变换成用于功能模块的额定电压，并将所述额定电压供应到所述多个功能模块中的至少一个。当所述处理器切换到待机状态时，所述控制器停止到除了所述状态保持单元、所述接收单元、以及所述控制器之外的功能模块的额定电压的供应，并停止没有连接到所述状态保持单元、所述接收单元、以及所述控制器的转换器的操作。所述状态保持单元保持所述处理器切换到待机状态前的状态信息。所述接收单元接收代表用于从待机状态返回的触发的返回信号。响应于所述接收单元接收到所述返回信号，所述处理器将所述状态保持单元保持的状态信息写回到所述存储器中。所述状态保持单元、所述接收单元、以及所述控制器被连接到所述转换器中的相同的转换器。

根据上述的电子装置，可以降低在待机状态下的功耗。

附图简要描述

图1是示出根据一个实施例的电子装置的示意性配置(在操作状态下)的图；

图2是示出根据实施例的片上系统(SoC)中的示意性信号线路的图；

图3是示出根据实施例的电子装置的示意性配置(在待机状态下)的图；

图4是用于解释在根据实施例的电子装置中实现的供电方法的流程图。

具体实施方式

下面参考附图详细描述了电子装置的实施例。

图1是示出根据实施例的电子装置100的示意性配置(在操作状态下)的图。根据所述实施例的电子装置100包括SoC10和转换器21至23。

根据实施例的SoC10包括处理器31、状态保持单元32、动态随机存取存储器控制器(DRAMC)33、通用输入/输出(GPIO)34、SD主机控制器35、NAND存储器控制器(NANDC)36、监视单元37、控制器38、直接存储器存取控制器(DMAC)39、开关41至45、主存储器51和NAND存储器52。这里，根据实施例的SoC10是半导体芯片，其包括处理器31、状态保持单元32、DRAMC33、GPIO34、SD主机控制器35、NANDC36、监视单元37、控制器38和DMAC39作为多个功能模块。

下面给出的是用于在SoC10内发送和接收数据的示例性的信号线路的解释。

图2是示出根据实施例的SoC10中的示意性信号线路的图。处理器31、状态保持单元32、DRAMC33、GPIO34、SD主机控制器35、NANDC36、监视单元37、控制器38和DMAC39通过内部总线46彼此连接。因此，处理器31、状态保持单元32、DRAMC33、GPIO34、SD主机控制器35、NANDC36、监视单元37、控制器38和DMAC39经由内部总线46进行数据通信，例如数据的读和写。

此外，状态保持单元32、DRAMC33、GPIO34、SD主机控制器35、NANDC36、监视单元37、控制器38和DMAC39通过在发送代表中断处理请求的中断请求信号中使用的中断请求信号线路47连接到处理器31。例如，当GPIO34从SoC10的外部接收数据或信号时，GPIO34发送中断请求信号到处理器31并通知处理器31关于用于接收到目标数据以供处理。在接收中断请求信号后，处理器31根据中断请求信号执行操作。