[发明专利]数据处理装置

说明书

本发明涉及数据处理装置。提供能够抑制时钟嵌入方式的数据处理中的时滞的发生的数据处理装置。当接收到由包含时钟位的多个位的串行数据块的序列构成的串行数据时，第一导入部和第二导入部按照每1位交替地导入数据。时钟判定部判定在哪一个数据中包含时钟。第一串并变换部进行包含时钟的数据的串并变换，第二串并变换部进行不包含时钟的数据的串并变换。合成部将第一串并变换部变换的数据与第二串并变换部变换的数据合成并输出。

技术领域

本发明涉及嵌入式时钟方式的数据传输中的数据处理装置。

背景技术

在串行数据的传输中，当以不同的信号线传输数据信号和时钟信号时，在数据信号的传输与时钟信号的传输之间产生时间差。因此，为了防止该时间差的产生，考虑了在数据信号中叠加时钟信号来传输的嵌入式时钟（embedded clock）方式（例如，专利文献1）。

现有技术文献

专利文献

专利文献1：日本特开2009–163269号公报。

发明要解决的课题

在使用了串行数据的数据通信中，在接受侧的装置中进行将串行数据变换为并行的处理（串并变换）。在高速地进行串行数据通信的情况下，为了高速地对数据进行串并变换，需要以高速的时钟工作的大量的锁存器。因此，存在由于锁存时的延迟而在本来应该同时进行的多个数据处理中产生时间差（时滞（skew））的可能性。

发明内容

因此，本发明的目的在于提供能够在使用了嵌入式时钟方式的数据的接口中抑制起因于锁存时的延迟等的时滞的影响的数据处理装置。

用于解决课题的方案

本发明的数据处理装置的特征在于，具备：输入部，受理由包含时钟位的N位的串行数据块的序列构成的串行数据，其中，N为2以上的自然数；第一导入部，从所述串行数据块的每一个导入K位的数据，得到其来作为第一导入数据，其中，KN并且为自然数；第二导入部，从所述串行数据块的每一个导入L位的数据，得到其来作为第二导入数据，其中，L=N–K；时钟判定部，判定在所述第一导入数据和所述第二导入数据的哪一个中包含所述时钟位；第一串并变换部，基于所述时钟判定部的判定结果，对所述第一导入数据和所述第二导入数据之中的包含所述时钟位的一方进行串并变换来得到第一并行数据；第二串并变换部，基于所述时钟判定部的判定结果，对所述第一导入数据和所述第二导入数据之中的不包含所述时钟位的一方进行串并变换来得到第二并行数据；以及合成部，将所述第一并行数据与所述第二并行数据合成，输出N位的并行数据。

此外，本发明的数据处理方法的特征在于，具备：输入受理步骤，受理由包含时钟位的N位的串行数据块的序列构成的串行数据，其中，N为2以上的自然数；第一导入步骤，从所述串行数据块的每一个导入K位的数据，得到其来作为第一导入数据，其中，KN并且为自然数；第二导入步骤，从所述串行数据块的每一个导入L位的数据，得到其来作为第二导入数据，其中，L=N–K；时钟判定步骤，判定在所述第一导入数据和所述第二导入数据的哪一个中包含所述时钟位；第一串并变换步骤，基于所述时钟判定步骤的判定结果，对所述第一导入数据和所述第二导入数据之中的包含所述时钟位的一方进行串并变换来得到第一并行数据；第二串并变换步骤，基于所述时钟判定步骤的判定结果，对所述第一导入数据和所述第二导入数据之中的不包含所述时钟位的一方进行串并变换来得到第二并行数据；以及合成步骤，将所述第一并行数据与所述第二并行数据合成，输出N位的并行数据。

发明效果

根据本发明的数据处理装置，分成多个系统来导入串行数据，对它们并行地进行串并变换，之后，进行合成，因此，能够降低速度来进行串并变换，能够抑制起因于锁存时的延迟的数据处理的时滞的影响。

附图说明

图1是示出本发明的实施例1的数据处理装置的框图。