[发明专利]一种基于最大近似相容的分组测试向量的编码压缩方法

说明书

技术领域

本发明涉及一种集成电路测试技术，特别是集成电路的数据编码压缩方法。

背景技术

随着设计与制造技术的发展，集成电路设计从晶体管的集成发展到逻辑门的集成，现在又发展到IP的集成，即SoC设计技术。SoC设计技术可以有效地降低电子/信息系统产品的开发成本，缩短开发周期，提高产品的竞争力，已经是工业界采用的最主要的产品开发方式。

超大规模集成电路(VLSI)从设计到生产过程是极其复杂，芯片很有可能出现各种各样的缺陷而导致芯片的成品率大大下降，各种原因可能包括：设计存在错误、测试方法本身的错误、加工过程存在的问题、产品规范有问题。这些都有可能产生错误，因此，测试的正确性与有效性对产品的品质是非常得重要的，能大大提高产品的成品率，大大的降低制造成本。

SoC芯片内部非常复杂，在测试上主要遇到的问题之一：测试数据量的剧增和测试时间的延长。随着集成电路规模的增长，测试一片SoC所需的测试数据量也会越来越多，而基于同样的自动测试设备(automatic test equipment，ATE)的前提下，测试数据量的增加，也就意味着测试时间的延长。测试数据的剧增提高了对ATE存储性能、传输带宽、工作频率的要求。而提高ATE性能意味着测试成本大大的增加，因此，面对急剧增长的测试数据量，探究有效的压缩方法非常有实际意义。

到目前以止，仍没有实用的测试数据压缩工具产生，虽然近些年来国内外已经提出不少优秀的压缩方法，但仍然不能满足高速增长的测试数据的需求。

现阶段，为了解决海量测试数据的压力，国内外出现了许多测试方法。其中方法之一是使用有效的压缩技术对测试数据进行压缩，将压缩后的测试数据存到离线的ATE上，这样降低了被测芯片的负担，再通过被测芯片上的解压器进行解压，得到被测试电路的原始测试数据，因而减少存储需求和测试时间，良好的压缩方法，能降低对ATE性能的要求.

虽然ATE的性能也在不断的提升，但面对急剧增长的测试数据量来说，此时ATE也倍感压力，越来越力不从心。因此，有效地减少测试数据量、降低对ATE的性能要求在整个SoC测试过程中是非常重要的，也是非常迫切的。测试数据压缩(Test Data Compression，TDC)技术是一种有效的解决上述问题的良好途径，目前，它可以划分为以下两个大的研究方面：

(1)内建自测试(Build-in Self-Test，BIST)。它的基本思想是利用被测芯片自身上的测试向量生成器(Test Pattern Generator，TPG)生成测试激励，再将这自己生成的测试激励施加到被测芯片上，响应分析由芯片上带有的测试响应分析电路完成，这样的优点是脱离了对ATE的依赖，也降低对了测试工程师的要求。

(2)外建自测试(Build-off Self-Test，BOST)。区别内建自测试的最大之处是，它是把自动测试向量移出被测芯片之外，用ATE代替它。它的主要思想是利用压缩方法压缩原始测试集TD得到TE，并将TE存储在离线的ATE上，待测试时，通过被测芯片上的通用解压器将TE还原得到原始测试集TD。它的优点是在不降故障覆盖率的情况下，降低了对ATE性能的要求，能有效地保护知识产权，其被测芯片上的解压模块可以重用，因此，该种技术得到广泛应用。其中方法之一是测试集紧缩(Test Set Compaction)。它是在不影响故障覆盖率的情况下，合并测试向量，达到测试向量数量减少的目的。而向量之间合并是一个NP完全问题，编码压缩方法是测试数据压缩中最常用的方法之一。它是把原始测试集进行不同的划分，用较短的码字表示这些划分，测试时，通过解码器将码字还原成原始划分。

测试数据压缩的压缩方法能够有效编码压缩预先计算的源测试数据集，并通过片上解压缩器进行解压缩，从这个角度上看也是一种非常优秀的编码方案。但是，该方案中的压缩数据最后几乎不存在无关位，使得不能发挥到最大的压缩效果，因此需要对该方案进行改进与完善。

发明内容

本发明的目的在于克服现有技术的不足，提供了一种基于最大近似相容的分组测试向量的编码压缩方案，使压缩后的测试数据更易于压缩，挥到最大的压缩效果，减少测试数据体积。