[发明专利]一种波形发生装置及方法

权利要求书

1.一种波形发生装置，包括基于FPGA的波形发生管理模块和外围电路扩展模块，其特征在于，所述波形发生管理模块包括：

核心管理单元；

与所述核心管理单元连接的数据传输控制单元，用于控制所述核心管理单元与上位机之间的波形数据的传输；

与所述核心管理单元连接的存储控制单元，用于控制所述波形数据的存储与读取；

与所述核心管理单元连接的系统时钟管理单元，用于产生第一时钟信号和第二时钟信号，所述第二时钟信号的频率为所述第一时钟信号的频率的二倍；

与所述核心管理单元、所述存储控制单元和所述系统时钟管理单元连接的数据率加速单元，用于根据所述第一时钟信号和所述第二时钟信号压缩所述波形数据的位宽，并以加倍的输出速率输出所述波形数据，所述数据率加速单元包括至少一个数据率加速部件；

所述外围电路扩展模块包括：

连接在所述数据传输控制单元和所述上位机之间的数据传输总线控制单元；

与所述存储控制单元连接的存储单元；

与所述数据率加速单元连接的数字模拟转换单元，用于输出任意波；

连接在所述系统时钟管理单元和所述数字模拟转换单元之间的输出时钟管理单元。

2.根据权利要求1所述的波形发生装置，其特征在于，所述数据率加速部件包括：

第一D触发器、第二D触发器、第三D触发器和第四D触发器，所述第一D触发器的第一输入端用于接收第一输入信号，所述第二D触发器的第一输入端用于接收第二输入信号，所述第三D触发器的第一输入端用于接收第三输入信号，所述第四D触发器的第一输入端用于接收第四输入信号，所述第一D触发器的第二输入端、第二D触发器的第二输入端、第三D触发器的第二输入端和第四触发器的第二输入端均用于接收所述第一时钟信号；

第一高速多路复用器和第二高速多路复用器，所述第一高速多路复用器的第一输入端连接所述第一D触发器的输出端，第二输入端连接所述第二D触发器的输出端，第三输入端用于接收所述第一时钟信号，所述第二高速多路复用器的第一输入端连接所述第三D触发器的输出端，第二输入端连接所述第四D触发器的输出端，第三输入端用于接收所述第一时钟信号；

第五D触发器和第六D触发器，所述第五D触发器的第一输入端连接所述第一高速多路复用器的输出端，第二输入端用于接收所述第二时钟信号，所述第六D触发器的第一输入端连接所述第二高速多路复用器的输出端，第二输入端用于接收所述第二时钟信号；

双倍速率输出I/O接口，所述双倍速率输出I/O接口的第一输入端连接所述第五D触发器的输出端，第二输入端连接所述第六D触发器的输出端，第三输入端用于接收所述第二时钟信号，输出端连接所述数字模拟转换单元。

3.根据权利要求1所述的波形发生装置，其特征在于，还包括与所述数据率加速单元连接的方波输出单元，用于输出方波波形。

4.根据权利要求3所述的波形发生装置，其特征在于，所述数据率加速单元包括第一数据率加速部件、第二数据率加速部件和第三数据率加速部件，其中所述第一数据率加速部件连接所述数字模拟转换单元，所述第二数据率加速部件和所述第三数据率加速部件连接所述方波输出单元。

5.根据权利要求4所述的波形发生装置，其特征在于，所述方波输出单元包括第一输出延时调节部件、第二输出延时调节部件以及或门，所述第一输出延时调节部件的输入端连接所述第二数据率加速部件，输出端连接所述或门的第一输入端，所述第二输出延时调节部件的输入端连接所述第三数据率加速部件，输出端连接所述或门的第二输入端，所述或门的输出端用于输出方波波形。

6.根据权利要求1-5任一项所述的波形发生装置，其特征在于，所述数据传输控制单元为USB控制单元，所述数据传输总线控制单元为USB总线控制单元。

7.根据权利要求1-5任一项所述的波形发生装置，其特征在于，所述存储控制单元为DDR3存储控制单元，所述存储单元为DDR3存储单元。

8.根据权利要求1-5任一项所述的波形发生装置，其特征在于，所述数字模拟转换器为高位数的数字模拟转换器。