[发明专利]非挥发性存储单元以及非挥发性存储装置

说明书

技术领域

本发明是有关一种存储单元以及存储装置，特别是一种非挥发性存储单元以及非挥发性存储装置。

背景技术

可编程逻辑装置(Programmable logic device，PLD)具有可编程或重新编程的组态元件(configuration element)。写入新的数据至组态元件即可编程或重新编程PLD的逻辑功能及/或相关的路由路径。需说明的是，可编程逻辑装置(PLD)有时也称为可编程阵列逻辑(programmable array logic，PAL)、可编程逻辑阵列(Programmable logic array，PLA)、现场可编程逻辑门阵列(Field programmable gate array，FPGA)或其它类似功能的装置名称。

习知PLD的组态元件一般是以六个晶体管所组成的静态随机存取存储器(6-Transistor Static Random-Access Memory，6T SRAM)来实现。可以理解的是，6T SRAM容易受到软错误(soft error)的影响，而且软错误率随着元件尺寸缩小或施加于元件的电压降低而增加。另外，SRAM是一种挥发性存储器，因此，启动时必须载入组态数据至SRAM，因而造成较长的时间延迟。

另外，内容可定址存储器(Content addressable memory，CAM)可用以比较输入的数据以及储存于SRAM中的数据，并输出比较结果。同样的，CAM也可能产生上述的缺点。目前一种可行的解决方案是以忆阻器取代SRAM以避免上述缺点。然而，为了符合电路布局设计规范(layout design rule)，相邻忆阻器(例如相变化存储器)之间应维持适当的间隔(spacing)，如此将占用较大的芯片面积。

有鉴于此，开发出较为紧密布局的非挥发性存储装置以应用于PLD以及CAM等装置便是目前极需努力的目标。

发明内容

本发明提供一种非挥发性存储单元及非挥发性存储装置，其是以较少的晶体管数目实现电路功能以及以忆阻器储存数据，因此可降低芯片面积并缩短装置启动的时间延迟及能耗。此外，在相邻忆阻器之间配置适当的电子元件，以符合电路布局设计规范，并避免忆阻器间的空间闲置而浪费芯片面积。

本发明一实施例的非挥发性存储单元包含一第一忆阻器、一第一开关、一第二忆阻器以及一数据写入电路。第一忆阻器具有一第一端与一第二端，其中第一忆阻器的第一端连接至一位元线。第一开关具有一第一端、一第二端以及一控制端，其中第一开关的第一端连接至第一忆阻器的第二端，第一开关的控制端连接至一字元读取线。第二忆阻器具有一第一端与一第二端，其中第二忆阻器的第一端连接至第一开关的第二端，第二忆阻器的第二端连接至一反位元线。数据写入电路电性耦合至第一开关的第一端、第一开关的第二端、一设置控制线以及一系统接地端。

本发明另一实施例的非挥发性存储装置包含多个前述的非挥发性存储单元，其中每一非挥发性存储单元用以储存一个位元的数据，且每一非挥发性存储单元分别耦接至各自对应的一字元读取线、一位元线、一反位元线、一设置控制线、一比对线以及一系统接地端。

以下藉由具体实施例配合所附的图式详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。

附图说明

图1为一示意图，显示本发明一实施例的非挥发性存储单元。

图2为一示意图，显示本发明另一实施例的非挥发性存储单元。

图3为一示意图，显示本发明一实施例的非挥发性存储单元的集成电路布局。

图4为一示意图，显示本发明一实施例的非挥发性存储装置。

图5a为一示意图，显示本发明一实施例的非挥发性存储单元于一数据比对模式的等效电路。

图5b为一示意图，显示本发明一实施例的非挥发性存储单元于一数据比对模式的时序。

图6a为一示意图，显示本发明一实施例的非挥发性存储单元于一数据写入模式的等效电路。

图6b为一示意图，显示本发明一实施例的非挥发性存储单元于一数据写入模式的时序。

附图说明

BL、BL1～BL3位元线

BLB、BLB1～BLB3 反位元线

C接触层

D扩散层

DV 分电压

G系统接地端

M金属层

MC、MC11～MC23非挥发性存储单元

ML、ML1、ML2 比对线