[发明专利]阵列基板行驱动电路单元、驱动电路和显示面板

权利要求书

1.一种阵列基板行驱动电路单元，包括：

用于接收本级激励脉冲的第一输入端；

用于接收第一附加时钟信号的第二输入端；

用于接收第二附加时钟信号的第三输入端，所述第二附加时钟信号是所述第一附加时钟信号的反相版本；

用于接收第一时钟信号的第四输入端；

用于接收第二时钟信号的第五输入端，所述第二时钟信号是所述第一时钟信号的反相版本；

用于输出次级激励脉冲的第一输出端；

用于输出第一栅线驱动脉冲的第一本级输出端；

用于输出第二栅线驱动脉冲的第二本级输出端；

阵列基板行驱动寄存模块，其具有移位寄存器单元；以及

阵列基板行驱动输出模块，其具有数字逻辑电路；

其中，所述本级激励脉冲、所述第一附加时钟信号和所述第一时钟信号是同步的，所述本级激励脉冲的宽度等于所述第一附加时钟信号的一个周期，所述第一附加时钟信号的周期是所述第一时钟信号的周期的两倍，并且，所述第一栅线驱动脉冲和所述第二栅线驱动脉冲的宽度均等于所述第一时钟信号的周期的一半；

其中，所述本级激励脉冲和所述第一附加时钟信号被提供给所述移位寄存器单元，使得在所述第一输出端输出所述次级激励脉冲，所述次级激励脉冲是所述本级激励脉冲的被移位所述第一附加时钟信号的半个周期的延迟版本；

并且其中，所述本级激励脉冲、所述第二附加时钟信号、所述第一时钟信号和所述第二时钟信号被提供给所述数字逻辑电路，使得仅在所述本级激励脉冲的前半个脉宽期间在所述第一本级输出端输出与所述第一时钟信号的前半个周期时序上对应的所述第一栅线驱动脉冲，并且在所述第二本级输出端输出与所述第二时钟信号的后半个周期时序上对应的所述第二栅线驱动脉冲；

其中，所述数字逻辑电路包括：

与门，其两个输入端之一被提供所述本级激励脉冲，并且另一个输入端被提供所述第二附加时钟信号；

第一与非门，其一个输入端连接到所述与门的输出端，并且另一个输入端被提供所述第一时钟信号；

第一非门，其输入端连接到所述第一与非门的输出端；

第二与非门，其一个输入端连接到所述与门的输出端，并且另一个输入端被提供所述第二时钟信号；以及

第二非门，其输入端连接到所述第二与非门的输出端；

其中，所述第一非门的输出信号被路由到所述第一本级输出端作为所述第一栅线驱动脉冲，并且所述第二非门的输出信号被路由到所述第二本级输出端作为所述第二栅线驱动脉冲。

2.根据权利要求1所述的阵列基板行驱动电路单元，其中，所述数字逻辑电路还包括：

第一缓冲电路，用于在将所述第一栅线驱动脉冲路由到所述第一本级输出端以供输出之前对其进行缓冲；以及

第二缓冲电路，用于在将所述第二栅线驱动脉冲路由到所述第二本级输出端以供输出之前对其进行缓冲。

3.根据权利要求2所述的阵列基板行驱动电路单元，其中，所述第一缓冲电路包括相互串联的偶数个非门，并且所述第二缓冲电路包括相互串联的偶数个非门。

4.根据权利要求1所述的阵列基板行驱动电路单元，其中，所述移位寄存器单元包括：

第三非门，其输入端被提供所述第一附加时钟信号；

第一三态非门，其输入端被提供所述本级激励脉冲，其第一控制端连接到所述第三非门的输入端，并且其第二控制端连接到所述第三非门的输出端；

第二三态非门，其输出端连接到所述第一三态非门的输出端，其第一控制端连接到所述第三非门的输出端，并且其第二控制端连接到所述第三非门的输入端；以及

第四非门，其输入端连接到所述第二三态非门的输出端，其输出端连接到所述第二三态非门的输入端，并且其输出信号被路由到所述第一输出端作为所述次级激励脉冲。