[发明专利]一种低杂散锁相环频率综合器电路

说明书

技术领域

本发明涉及半导体集成电路技术领域，尤其涉及一种低杂散锁相环频率综合器电路。

背景技术

锁相环(PLL)被广泛应用于高速串行收发系统中。在发送数据和接受数据的过程中都需要PLL所产生的时钟信号。抖动是PLL的一项重要指标，其高低决定了时钟信号的精度和稳定度。抖动除了来自压控振荡器(VCO)所产生抖动，主要来于自参考杂散，环路滤波器设计的好坏决定了参考杂散的高低，从而影响PLL的抖动。

参阅图1，经典的环路滤波器结构一般是二阶低通的电阻电容(RC)滤波器，其工作波形图如图2所示。电荷泵输出的电流信号，经过环路滤波器变成电压控制信号，控制VCO。电荷泵存在电流失配等非理想性，会导致PLL在锁定状态下，电压控制信号产生周期性的纹波，从而影响VCO输出时钟信号的精度和稳定性。这种时钟信号的不稳定性在频谱上显示为参考杂散。

参照图1、图2，经典的环路滤波器结构一般是二阶低通的电阻电容(RC)滤波器。其中控制电压由两个部分组成，比例项(Vprop)和积分项(Vint)。

发明内容

基于背景技术存在的技术问题，本发明提出了一种低杂散锁相环频率综合器电路。

本发明提出的一种低杂散锁相环频率综合器电路，其特征在于，包括：参考时钟输出端子、鉴频鉴相器，电荷泵，新型采样复位环路滤波器，压控振荡器和分频器；

参考时钟输出端子用于输出参考时钟，压控振荡器的输出信号作为锁相环输出的时钟信号，压控振荡器的输出端连接分频器，时钟信号经分频器产生反馈时钟，鉴频鉴相器接入参考时钟和反馈时钟，新型采样复位环路滤波器接入参考时钟和反馈时钟；鉴频鉴相器的输出端连接至电荷泵，电荷泵的输出端分别连接新型采样复位环路滤波器和压控振荡器；

参考时钟和反馈时钟经过鉴频鉴相器得出相位差信号，相位差信号经过电荷泵转换成电流信号，电流信号经过新型采样复位环路滤波器转换成电压控制信号；在锁相环锁定状态下，新型采样复位型环路滤波器可将电压控制信号边缘脉冲能量分散到半个参考时钟周期中。

优选地，新型采样复位型环路滤波器等效成二阶电阻电容滤波器。

优选地，新型采样复位环路滤波器由一个一阶电阻电容滤波器等效电路和电流源、第三电容、第一MOS管和第二MOS管组成；一阶电阻电容滤波器等效电路接入参考时钟和反馈时钟，并连接电荷泵输出端；第一MOS管的栅极连接电荷泵输出端，其漏极连接电流源的输出端，其源极接地；第二MOS管的栅极与其漏极相连接，且其漏极与分别与电流源输出端、第三电容CS相连接并连接至压控振荡器,其源极接地。

优选地，第一MOS管和第二MOS管均采用N型MOS管。

优选地，一阶电阻电容滤波器等效电路包括或非门、开关电容和第二电容；或非门具有两个输入端，且或非门的两个输入端分别接入参考时钟和反馈时钟，或非门的输出端连接至开关电容的控制端，开关电容与第二电容并联连接至电荷泵输出端。

优选地，开关电容由开关和第一电容串联形成。

本发明提供的低杂散锁相环频率综合器电路在经典锁相环的基础上使用新型采样复位型环路滤波器，在PLL锁定的情况下，使电压控制信号边缘脉冲能量分散到半个参考时钟周期中，使电压控制信号更加的平缓，从而降低电压控制信号上的周期性纹波，使PLL输出低抖动的时钟信号。

附图说明

图1是本发明中背景技术中一实施例的电阻电容环路滤波器电路图；

图2是本发明中背景技术中一实施例的电阻电容环路滤波器工作波形图；

图3是本发明的一种低杂散锁相环频率综合器电路图；

图4是本发明的一种新型采样复位型环路滤波器电路图；

图5是本发明的一种新型采样复位型环路滤波器工作波形图；

图6是本发明的一种锁相环频率综合器采用新型采样复位型环路滤波器和经典二阶电阻电容滤波器的性能对比。

具体实施方式

参照图3，本发明提出的低杂散锁相环频率综合器电路，其包括参考时钟输出端子、鉴频鉴相器PFD，电荷泵CP，新型采样复位环路滤波器LPF，压控振荡器VCO和分频器1/N。

参照图4，新型采样复位环路滤波器LPF可等效成二阶电阻电容滤波器，其包括：电流源、或非门、开关、第一电容C1、第二电容C2、第三电容Cs、第一MOS管M1和第二MOS管M2；其中，或非门、开关、第一电容C1和第二电容C2形成一个一阶电阻电容滤波器等效电路。