[发明专利]CMOS延迟电路

说明书

技术领域

本申请涉及电子电路，并且更具体地涉及一种CMOS延迟电路。

背景技术

在电子线路设计中，经常要用到CMOS反相器。如本领域技术人员所知的，对于CMOS反相器而言，CMOS反相器的延迟特性受到工艺、电压、温度(即PVT)等各种操作条件的影响。图1示出了现有技术的由CMOS反相器串联组成延迟单元的示意图。如图1中的虚线放大部分所示，常规的CMOS反相器通常由两个MOS场效应管组成，其中PM1为PMOS管，NM1为NMOS管。NMOS管的栅源阈值电压为正值，PMOS管的栅源阈值电压为负值。

对于N个CMOS反相器串联的时序电路而言，对应的时间延迟Tdelay(INV)将随着温度的上升而增加，而随着温度的下降而降低。也就是说，在上述温度的影响下，上述CMOS反相器的时间延迟可能产生温漂，并且会在很大的范围内发生变化；而如果在PVT工况均发生变化的情况下，情况可能更加糟糕。特别地，对于要求精确控制延时的电路应用中，这是本领域技术人员所不期望的。

因此，现在需要一种能够抑制温漂的CMOS延迟电路。

发明内容

本申请的目的在于解决现有技术中CMOS延迟电路存在的温漂问题。根据本申请的CMOS延迟电路，可以有效地将CMOS延迟电路的温漂控制在理想范围之内，从而满足实际电路设计中可能存在的对温漂的高精度要求。

一种CMOS延迟电路，包括：延迟单元，配置在至少两个串联的CMOS反相器之间，所述延迟单元的温度延迟特性与所述CMOS反相器的温度延迟特性相反。

所述延迟单元包括一个RC电路，所述RC电路包括一个电阻R和一个电容C，所述电阻R串联在所述两个CMOS反相器之间，所述电容C的一端与所述电阻R的一端连接，另一端接地。

所述电阻R为呈负温度系数的电阻。

所述电阻为P型多晶硅电阻。

一个或多个延迟单元配置在任意两个相邻且串联的CMOS反相器之间。

附图说明

图1示出了现有技术的CMOS反相器延迟电路的示意图；

图2示出了根据本申请各实施例的改进的CMOS延迟电路的示意图；

图3示出了根据本申请优选实施例的包括RC电路的CMOS延迟电路的示意图。

具体实施方式

图2示出了根据本申请各实施例的改进的CMOS延迟电路的示意图。该延迟电路包括N个串联的CMOS反相器210，其中N可以等于2n。在一个例子中，该延迟电路还包括布置在任意相邻且串联的两个CMOS反相器之间的延迟单元220。该延迟单元220呈与所述CMOS反相器210相反的温度延迟特性。如前所讨论的，现有的N个串联的CMOS反相器210的温度延迟特性是随着温度的上升，延迟增加，即呈正温度延迟特性。而本申请的该例子中的延迟单元220呈负温度延迟特性，即随着温度的上升，延迟单元220的延迟降低。

可以理解，改进延迟电路的总的延迟或延时将不仅依赖于串联CMOS反相器本身的延迟(例如由MOS管的工艺角、温度和/或电源电压决定)，还依赖于延迟单元220的延迟。并且由于延迟单元220和CMOS反相器210呈相反的温度延迟特性，延迟单元220将补偿CMOS反相器210的温漂，从而抑制整个延迟电路的温漂。本领域技术人员可以理解，可以实施任意结构、形式或数量的延迟单元，其均落在本申请的保护范围之内。

图3示出了根据本申请优选实施例的包括RC电路的CMOS延迟电路。该延迟电路包括N个CMOS反相器21O和布置在串联的任意两个CMOS反相器之间的延迟单元220，其中N可以等于2n。该延迟单元220包括RC电路。电阻R串联连接于两个CMOS反相器之间，电容C一端连接电阻R，另一端接地。R为负温度系数电阻。

所述负温度系数电阻R随着温度的升高，载流子数目增加，电阻值降低；反之，随着温度的降低，载流子数目减少，电阻值增高。由此，RC电路呈负温度延迟特性。而Tdclay(INV)如前所述呈正温度延迟特性，因此当将呈负温度延迟特性的RC电路与呈正温度延迟特性的CMOS反相器串联在一起时，RC电路补偿了串联CMOS反相器的温漂，有效地抑制了整个延迟电路的温度漂移。RC电路是延迟单元的优选实施例，另外由于RC电路结构简单，其有利之处在于并不致于增加原有延迟电路的复杂性。

根据本申请更优选的实施例，RC电路中的电阻R为P型多晶硅电阻，该P型多晶硅电阻的电阻值随着温度上升，电阻值降低。