[发明专利]一种移位寄存单元及其驱动方法、栅极驱动电路

说明书

技术领域

本发明属于显示领域，特别涉及一种移位寄存单元及其驱动方法，包含该以为寄存单元的栅极驱动电路。

背景技术

在现有技术中，移位寄存单元通常采用CMOS工艺来实现寄存功能，这样设计所带来的问题是：需要更多数目的晶体管，从而使得版图空间增大，不利于做窄边框。众所周知，目前市场对显示装置的需求是边框越来越窄，制造成本越来越低。尤其是对于有机发光二极管显示装置而言，需要利用晶体管(N型晶体管或者P型晶体管)进行驱动，尤其是在版图设计过程中，通常采用单一种类的晶体管以节省制造成本。因此，能够保证驱动能力、缩小边框的同时还能兼备驱动能力的移位寄存单元是人们所渴望开发得到的。

发明内容

鉴于现有技术存在的问题，本发明提供了如下技术方案，具体包括：

提供一种移位寄存单元，其特征在于，包括：第一时钟信号端、第二时钟信号端、第二电平信号端、第一电平信号端、第一信号端、第二信号端、第三信号端、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一电容和第二电容，其中，

所述第一晶体管的栅极电连接所述第一信号端，所述第一晶体管的第一极电连接第一电平信号端，所述第一晶体管的第二极电连接所述第三晶体管的栅极，二者的交点为第一节点；

所述第二晶体管的栅极电连接第三信号端，所述第二晶体管的第一极电连接所述第一节点，所述第二晶体管的第二极电连接所述第二电平信号端；

所述第三晶体管的第一极电连接所述第一电平信号端，所述第三晶体管的第二极电连接第二信号端；

所述第四晶体管的栅极电连接所述第五晶体管的第一极，二者的交点为第二节点，所述第四晶体管的第一极电连接所述第二信号端，所述第四晶体管的第二极电连接所述第一时钟信号端；

所述第五晶体管的栅极电连接所述第二时钟信号端，所述第五晶体管的第二端电连接所述第一信号端；

所述第六晶体管的栅极电连接所述第二时钟信号端，所述第六晶体管的第一极电连接所述第七晶体管的第二极，二者的交点为第三节点，所述第六晶体管的第二极电连接其自身的栅极；

所述第七晶体管的栅极电连接所述第一时钟信号端，所述第七晶体管的第一极电连接所述第一电平信号端；

所述第八晶体管的栅极电连接所述第三节点，所述第八晶体管的第一极电连接所述第一电平信号端，所述第八晶体管的第二极电连接所述第二信号端；

所述第一电容的第一极电连接所述第一节点，所述第一电容的第二极电连接所述第三晶体管的第一极；

所述第二电容的第一极电连接所述第二节点，所述第二电容的第二极电连接所述第四晶体管的第一极。

本发明实施例还提供了一种移位寄存单元的驱动方法，其特征在于，包括：

在第一时间段，所述第一信号端输出低电平信号，所述第一时钟信号端输出高电平信号，所述第二时钟信号端输出低电平信号，所述第一晶体管、所述第四晶体管开启、所述第五晶体管、所述第六晶体管开启和所述第八晶体管开启，所述第二信号端输出高电平信号；

在第二时间段，所述第一信号端输出高电平信号，所述第一时钟信号端输出低电平信号，所述第二时钟信号端输出高电平信号，所述第四晶体管和所述第七晶体管开启，所述第二信号端输出低电平信号；

在第三时间段，所述第一时钟信号端输出高电平信号，所述第二时钟信号端输出低电平信号，所述第二晶体管、所述第三晶体管、所述第五晶体管、所述第六晶体管和所述第八晶体管开启，所述第二信号端输出高电平信号。

本发明实施例还提供了一种栅极驱动电路，包括第一时钟信号发生器、第二时钟信号发生器以及n级逐级串联的如权利要求1所述的移位寄存单元，其中，n为正整数，其中，

每一所述移位寄存单元的第一时钟信号端和第二时钟信号端分别电连接所述第一时钟信号发生器和所述第二时钟信号发生器，所述第一时钟信号发生器和所述第二时钟信号发生器输出的时钟信号反相；

第m级移位寄存单元的第一信号端电连接第m-1级移位寄存单元的第二信号端，第m级移位寄存单元的第二信号端电连接第m-1级移位寄存单元的第三信号端其中，m为大于等于2且小于等于n-1的正整数。

通过采用本发明提供的一种移位寄存单元，由于整个结构采用单一的晶体管构成，并且晶体管数量相对较少，在保证稳定输出移位信号的同时，实现了窄边框化。

附图说明