[发明专利]线程暂停处理器、方法、系统及指令

权利要求书

1.一种处理器，包括：

解码单元，用于对来自第一线程的线程暂停指令进行解码；以及

所述处理器的后端部，与所述解码单元耦合，所述处理器的所述后端部响应于所述线程暂停指令用于：

暂停对用于执行的所述第一线程的后续指令的处理，其中，所述后续指令按程序顺序在所述线程暂停指令之后发生；并且

保持所述处理器的所述后端部的至少多数排空所述第一线程中除所述线程暂停指令之外的指令长达预定的时间段，所述处理器的所述后端部的所述至少多数包括多个执行单元和指令队列单元。

2.如权利要求1所述的处理器，其特征在于，进一步包括计时器，其中，所述处理器响应于所述线程暂停指令在所述处理器的所述后端部的所述至少多数排空所述第一线程的指令之后，启用所述计时器。

3.如权利要求2所述的处理器，其特征在于，所述解码单元用于将所述线程暂停指令解码为控制信号，并且其中所述处理器的所述后端部响应于提交所述控制信号来启用所述计时器。

4.如权利要求1所述的处理器，其特征在于，进一步包括所述处理器的前端部，所述前端部包括所述解码单元，并且其中，所述处理器的所述后端部用于：当所述处理器的所述后端部的所述至少多数空闲时，响应于所述线程暂停指令，用信号通知所述处理器的所述前端部，所述处理器的所述前端部将不会接收到来自所述处理器的所述后端部的需要关注的事件。

5.如权利要求1所述的处理器，其特征在于，进一步包括存储器执行单元，并且其中，所述处理器的所述后端部用于：当所述处理器的所述后端部的所述至少多数空闲时，响应于所述线程暂停指令，用信号通知所述存储器执行单元，所述存储器执行单元将不会接收到来自所述处理器的所述后端部的需要关注的事件。

6.如权利要求1所述的处理器，其特征在于，所述处理器的所述后端部用于：响应于所述线程暂停指令，在所述处理器的所述后端部中的流水线级处，停止从所述线程暂停指令解码出的控制信号长达预定时间段。

7.如权利要求6所述的处理器，其特征在于，所述流水线级在所述解码单元和所述执行单元之间。

8.如权利要求7所述的处理器，其特征在于，所述流水线级包括分配单元。

9.如权利要求1到8中任意一项所述的处理器，其特征在于，所述解码单元用于解码所述线程暂停指令，所述线程暂停指令具有用于指示所述预定时间段的操作数。

10.如权利要求1到8中任意一项所述的处理器，其特征在于，所述解码单元用于将所述线程暂停指令解码为控制信号，所述控制信号用于确定将使用所述线程暂停指令的相对更简单的实现而不是所述处理器也能够执行的所述线程暂停指令的相对更详尽的实现,其中，所述相对更详尽的实现用于确定当前是否正在利用架构特征，而所述相对更简单的实现不用于确定当前是否正在利用架构特征。

11.如权利要求10所述的处理器，其特征在于，所述处理器能够进行虚拟化，其中执行所述线程暂停指令以使虚拟机退出，并且所述处理器能够进行事务性执行，其中执行所述线程暂停指令至少时不时地使所述事务性执行被中止，并且其中，所述控制信号用于：在确定所述处理器不是正在执行所述虚拟化和所述事务性执行之后，确定将使用所述相对更简单的实现。

12.如权利要求1-8中任意一项所述的处理器，其特征在于，所述线程暂停指令用于：在开始所述预定时间段之前，允许所述处理器的所述后端部提交所述第一线程中按所述程序顺序在所述线程暂停指令之前发生的所有先前的指令。

13.如权利要求1到8中任意一项所述的处理器，其特征在于，所述预定时间段在50个到150个时钟周期之间。