[发明专利]移位寄存单元、移位寄存器、栅极驱动电路和显示装置

权利要求书

1.一种移位寄存单元，所述移位寄存单元包括：

上拉晶体管，所述上拉晶体管的栅极与上拉节点相连，所述上拉晶体管的第一极与高电平输入端相连；

下拉晶体管，所述下拉晶体管的栅极与下拉节点相连，所述下拉晶体管的第一极与所述上拉晶体管的第二极相连，所述下拉晶体管的第二极与低电平输入端相连；

存储电容，所述存储电容的第一端与所述上拉节点相连，所述存储电容的第二端与复位信号输入端相连，通过所述复位信号输入端输入复位信号，其特征在于，所述移位寄存单元还包括：

驱动输入模块，所述驱动输入模块的第一端与所述存储电容的第一端相连，所述驱动输入模块的第二端与所述存储电容的第二端相连，所述驱动输入模块的第三端与低电平输入端相连，所述驱动输入模块还包括开始信号输入端和第一时钟信号输入端，通过所述开始信号输入端输入开始信号，通过所述第一时钟信号输入端输入时钟信号；和

驱动及输出拉低模块，所述驱动及输出拉低模块的第一端与所述下拉节点相连，所述驱动及输出拉低模块的第二端与所述上拉节点相连，所述驱动及输出拉低模块的第三端与高电平输入端相连，所述驱动及输出拉低模块的第四端与低电平输入端相连，其中，

所述开始信号和所述复位信号的脉冲宽度相同，且所述开始信号和所述复位信号的脉冲宽度为所述时钟信号的脉冲宽度的N倍，所述驱动输入模块和所述驱动及输出拉低模块设置为能够使得所述移位寄存单元的输出信号的脉冲宽度与所述开始信号的脉冲宽度相同，其中，N≥2；

所述驱动输入模块和所述驱动及输出拉低模块设置为：当所述复位信号和所述开始信号同时有效时或者只有所述复位信号有效时，所述驱动输入模块能够向所述驱动及输出拉低模块输出第三下拉控制信号，以将所述上拉节点与所述驱动及输出拉低模块断开，且所述驱动输入模块能够维持所述上拉节点处于高电平状态；

所述驱动输入模块和所述驱动及输出拉低模块设置为：

当只有所述开始信号有效时，所述驱动输入模块能够向所述驱动及输出拉低模块输出第一下拉控制信号，以控制所述下拉节点与所述低电平输入端导通；

当通过所述第一时钟信号输入端输入的时钟信号和所述开始信号有效且所述复位信号无效时，所述驱动输入模块能够向所述上拉节点输出有效信号，同时向所述存储电容充电，且能够继续向所述驱动及输出拉低模块输出所述第一下拉控制信号，以控制所述下拉节点与所述低电平输入端导通；

当只有通过所述第一时钟信号输入端输入的时钟信号有效时，所述驱动输入模块能够向所述驱动及输出拉低模块输出第二下拉控制信号，以控制所述下拉节点被上拉为高电平，并且控制所述上拉节点与所述低电平输入端导通；

当所述复位信号和通过所述第一时钟信号输入端输入的时钟信号有效且所述开始信号无效时，所述驱动输入模块能够向所述驱动及输出拉低模块输出第四下拉控制信号，以控制所述下拉节点被上拉为高电平，并且控制所述上拉节点与所述低电平输入端导通。

2.根据权利要求1所述的移位寄存单元，其特征在于，所述驱动输入模块包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中，

所述第一晶体管的栅极与第一时钟信号输入端相连，所述第一晶体管的第一极与所述开始信号输入端相连，所述第一晶体管的第二极与所述第三晶体管的第一极相连；

所述第二晶体管的栅极和第一极与所述开始信号输入端相连，所述第二晶体管的第二极与所述第三晶体管的栅极相连；

所述第三晶体管的第二极与所述存储电容的第一端以及所述上拉节点相连；

所述第四晶体管的栅极与所述存储电容的第二端相连，所述第四晶体管的第一极与所述第三晶体管的栅极相连，所述第四晶体管的第二极与所述低电平输入端相连。