[发明专利]一种获得大面积铁电薄膜晶体管阵列制备工艺的方法

说明书

发明名称一种获得大面积铁电薄膜晶体管阵列制备工艺的方法摘要本发明公开了一种获得大面积铁电薄膜晶体管阵列制备工艺的方法，主要包含以下步骤：(1)将小面积基片放在大面积基片架的镂空方格基片位上；(2)在基片背面放置一块与基片架相同尺寸的硅晶圆片挡板；(3)采用物理气相沉积方法在基片上依次制备铁电薄膜绝缘层和氧化物半导体薄膜沟道层；(4)采用物理气相沉积方法结合掩膜技术在沟道层之上制备源极和漏极，形成大面积铁电薄膜晶体管阵列；(5)对大面积铁电薄膜晶体管阵列的性能进行测试，根据晶体管单元性能以及阵列性能的一致性，优化大面积铁电薄膜晶体管阵列制备过程中的工艺参数，得到性能满足要求且一致性好的大面积铁电薄膜晶体管阵列及其制备工艺。所述该方法简单易行、效率高、实验成本低。

技术领域

本发明涉及大面积铁电薄膜晶体管阵列的研究方法，尤其是涉及用于液晶显示器和用于高密度非挥发存储器的大面积晶体管阵列的研究方法。

背景技术

铁电薄膜晶体管是利用铁电薄膜材料替代传统的绝缘层材料作为栅介质的一种新型薄膜晶体管。由于铁电薄膜具有非易失特性，因此铁电薄膜晶体管不仅可作为开关器件应用于液晶显示，也可作为逻辑单元应用于非挥发存储器。铁电薄膜晶体管具有非破坏性读写和超快响应等优点，是一种非常有前景的新型电子器件。随着半导体行业的发展进步，对电子器件集成度的要求越来越高，同时还需要不断节约生产原料、控制成本和提高效率，因此所需的芯片面积也随之增加。显然，铁电薄膜晶体管的大面积阵列制备技术成为决定其未来发展的关键，它将直接决定着产品的可靠性和稳定性。要得到性能满足要求且一致性好的大面积铁电薄膜晶体管阵列及其制备技术，首先需要在大面积基片上进行铁电薄膜晶体管阵列制备的大量实验摸索和优化。电极是铁电薄膜晶体管的重要组成部分。目前电子器件电极制备手段主要有两种，一种是掩膜光刻手段，另一种是掩膜溅射手段。在铁电薄膜晶体管阵列电极的制备过程中，由于铁电材料元素较多导致目前铁电薄膜的光刻工艺尚不成熟，应用于铁电器件制备还存在一定困难；而且利用掩膜光刻手段制备电极的工序复杂、成本高。工艺相对简单和成本低的掩膜溅射制备电极的方法，比较适合用在小面积铁电薄膜及器件的实验中，应用在大面积铁电薄膜及器件的时候容易导致单元串扰现象。另一方面，用于制备大面积铁电薄膜及其器件的大面积基片通常比较昂贵，而且直径大于5英寸的铁电薄膜及其器件用基片主要依赖进口，导致实验成本很高。铁电薄膜晶体管阵列面积越大，上述问题越突出。因此，特别需要开发一种简单易行、效率高、实验成本低的方法来获得大面积铁电薄膜晶体管阵列制备工艺，进而指导大面积铁电薄膜晶体管阵列器件的制备。

发明内容

本发明针对现有的大面积铁电薄膜晶体管阵列研究中存在的问题，提供一种简单易行、效率高、实验成本低的获得大面积铁电薄膜晶体管阵列制备工艺的方法。

具体的技术方案。

一种获得大面积铁电薄膜晶体管阵列制备工艺的方法，所述该方法包括以下步骤：(1) 将小面积基片放在大面积基片架的镂空方格基片位上；(2) 在基片背面放置一块与基片架相同尺寸的硅晶圆片挡板；(3) 采用物理气相沉积方法在基片上依次制备铁电薄膜绝缘层和氧化物半导体薄膜沟道层；(4) 采用物理气相沉积方法结合掩膜技术在沟道层之上制备源极和漏极，形成大面积铁电薄膜晶体管阵列；(5) 对大面积铁电薄膜晶体管阵列的性能进行测试，根据晶体管单元性能以及阵列性能的一致性，优化大面积铁电薄膜晶体管阵列制备过程中的工艺参数，得到性能满足要求且一致性好的铁电薄膜晶体管阵列及其制备工艺。

所述大面积基片架外形为圆形，其直径为2 英寸～8 英寸。基片架材料为耐高温耐氧化的合金，在500 ℃～1000 ℃高温环境下不发生形变和氧化。基片架内有m(1≤m≤22)行、n(1≤n≤22)列镂空方格基片位，其尺寸为5~10 mm×5~10 mm。