[发明专利]采用20bits数据接口实现10GBase-X4 PCS架构的方法及系统

说明书

本发明提供一种采用20bits数据接口实现10GBase‑X4 PCS架构的方法及系统，所述方法包括：在数据的接收方向上，对20bit数据进行定界，生成新的20bit数据1；对所述20bit数据1进行解码，生成新的2字节数据；对所述2字节数据进行去抖动，生成新的2字节数据1；在数据的发送方向上，接收PCS上层下发的2字节数据2，对所述2字节数据2进行编码，生成新的20bit数据2。本发明的采用20bits数据接口实现10GBase‑X4 PCS架构的方法及系统，通过对原始数据拆分进行定界、解码、去抖动、编码，使其工作时钟有效降为传统10GBase‑X4 PCS架构时钟频率的一半，进而减小芯片的功耗。

技术领域

本发明涉及网络通信领域，尤其涉及一种采用20bits数据接口实现10GBase-X4PCS架构的方法及系统。

背景技术

随着网络技术的发展及信息化应用的普及，以太网交换机得到了越来越广泛的应用，而不同的应用场景对交换机的端口形态及传输速率都有不同的需求。

其中，10GBase-X4是由IEEE802.3定义的物理接口类型，10GBase-X4 PCS由4条通道组成，传统的10GBase-X4 PCS多采用10bit接口架构，该架构中，每条通道的速率为3.125Gbit/s，故，需要在312.5MHz的时钟下运行，时钟频率过高，同时增加了芯片的功耗。

发明内容

本发明的目的在于提供一种采用20bits数据接口实现10GBase-X4 PCS架构的方法及系统。

为实现上述目的之一，本发明一实施方式的采用20bits数据接口实现10GBase-X4PCS架构的方法，所述方法包括：在数据的接收方向上，

对20bit数据进行定界，生成新的20bit数据1；

对所述20bit数据1进行解码，生成新的2字节数据；

对所述2字节数据进行去抖动，生成新的2字节数据1；

在数据的发送方向上，接收PCS上层下发的2字节数据2，对所述2字节数据2进行编码，生成新的20bit数据2。

作为本发明的进一步改进，所述“对20bit数据进行定界，生成新的20bit数据1”具体包括：

P1、接收所述20bit数据，将20bit数据按照排列顺序，分为前10bit数据和后10bit数据；

P2、对前10bit数据进行定界，生成定界结果1；

P3、后10bit数据依据所述定界结果1进行定界，生成定界结果2；

P4、依据所述定界结果2生成新的20bit数据1。

作为本发明的进一步改进，所述“对所述20bit数据1进行解码，生成新的2字节数据”具体包括：

M1、接收所述20bit数据1，将所述20bit数据1按照排列顺序，分为前10bit数据1和后10bit数据1；

M2、对前10bit数据1进行解码，生成解码结果1；

M3、后10bit数据依据所述解码结果1进行解码，生成解码结果2；

M4、依据所述解码结果1和所述解码结果2生成新的2字节数据。

作为本发明的进一步改进， 10GBase-X4 PCS架构具有4条数据处理通道，每条数据处理通道中对应设置去抖动缓冲器；

所述“对所述2字节数据进行去抖动，生成新的2字节数据1”具体包括：

N1、获取所述2字节数据的对齐标志在每条数据处理通道的去抖动缓冲器中的位置，将其标记为对齐标志地址；