[发明专利]半导体装置的制造方法

说明书

本发明提供在实现并列pn层的微细化的同时，能够降低导通电阻的半导体装置的制造方法。首先，重复地进行n^‑型外延层的沉积、成为并列pn层5的n型区3和p型区4的n型杂质区和p型杂质区的形成，直到沉积的多层n^‑型外延层20a～20c的总厚度成为并列pn层5的预定厚度。在成为并列pn层5的最上层的n^‑型外延层20c，进一步在p型杂质区附近形成n^‑型抑制区。然后，在n^‑型外延层20c上沉积n^‑型外延层20d。接着，在n^‑型外延层20d形成MOS栅结构。此时，在p型基区的扩散处理时，使n型杂质区22a～22c和p型杂质区21a～21c扩散，形成并列pn层5的n型区3和p型区4。

技术领域

本发明涉及一种半导体装置的制造方法。

背景技术

已知有具备超结(SJ：Super Junction)结构的半导体装置(以下，称为超结半导体装置)，所述超结结构使漂移层形成为将对杂质浓度进行了提高的n型区和p型区沿平行于基板主表面的方向(以下，称为横向)交替地重复配置而成的并列pn层。超结结构具有缓和基区与漂移层之间的pn结附近的电场，大幅降低漂移电阻的功能。近年来，该超结半导体装置从因漂移层厚而漂移电阻占导通电阻(导通电压)的比率高的耐高压、耐中压级别开始普及，并且也涉及耐低压级别。接着，以沟槽栅型超结半导体装置为例对现有的超结半导体装置的结构进行说明。

图18是表示现有的超结半导体装置的结构的剖视图。图18所示的超结半导体装置在n⁺型(或p⁺型)的半导体基板101的正面上具备并列pn层105。就n⁺型的半导体基板101而言，例如成为n⁺型漏层，作为图18的超结半导体装置而构成有MOSFET(Metal OxideSemiconductor Field Effect Transistor：绝缘栅型场效应晶体管)。就p⁺型的半导体基板101而言，例如成为p⁺型集电层，作为图18的超结半导体装置而构成有IGBT(InsulatedGate Bipolar Transistor：绝缘栅双极型晶体管)。

并列pn层105是n型区103和p型区104在横向上交替地重复配置而成的。该并列pn层105设置于在半导体基板101上层积而成的多层外延层的内部。另外，并列pn层105设置为从由半导体基板101和多层外延层构成的外延基板(半导体芯片)的正面侧沿基板深度方向(以下，称为纵向)遍及多层外延层，且其深度为未到达半导体基板101的深度。在并列pn层105上(外延基板的正面侧)，设置有具备通常的沟槽栅型MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构的单元(元件的功能单位)。

MOS栅结构由沟槽106、栅绝缘膜107、栅电极108、p型基区109和n⁺型源区(或n⁺型发射区)110构成。为了防止耐压下降，p型基区109以与并列pn层105的p型区104在纵向上对置的方式配置，且与p型区104接触。成为源电极(或发射电极)的正面电极112与p型基区109和n⁺型源区(或n⁺型发射区)110接触，并通过层间绝缘膜111与栅电极108电绝缘。在半导体基板101的背面设置有成为漏电极(或集电极)的背面电极113。

以下，对现有的超结半导体装置的制造方法进行说明。图19～图24是表示现有的超结半导体装置在制造过程中的状态的剖视图。首先，如图19所示，在n⁺型(或p⁺型)的半导体基板(半导体晶片)101的正面生长成为并列pn层105的n型掺杂的第一层外延层120a。然后，将磷(P)等n型杂质离子注入121到外延层120a的整个面，形成n型杂质区122，该n型杂质区122成为并列pn层105的n型区103。