[发明专利]一种基于FPGA故障检测的脉冲发生器

说明书

一种基于FPGA故障检测的脉冲发生器，本发明涉及集成电路领域，其旨在解决现有FPGA故障检测中，检测频率受限，频繁重设触发器，不支持检测触发器输入步长，占用FPGA计数器，检测时间很长且不具备通用性等技术问题。该发明电路结构特征包括时钟输入SCLK，时钟输入SCLK连接有补偿脉冲计数单元,补偿脉冲计数单元输出端连有第一编程延迟单元；时钟输入SCLK还连接有编程脉冲计数单元，编程脉冲计数单元输出端连有第二编程延迟单元。本发明用于FPGA故障检测。

技术领域

本发明涉及集成电路领域，具体涉及一种基于FPGA故障检测的脉冲发生器。

背景技术

当集成工艺进入超深亚微米以下，传统的故障检测模型不再适用。现有两种常用检测模式：全速功能测试和链式扫描测试。全速功能测试，一般用于不可编程元件或已编程元件；主要方式时让被测试的集成元件以最高时钟频率运行，但是，由于最高频率设计独立于用户终端设计，在运行测试时，用户终端无法获知集成元件的最高时钟频率。链式扫描测试，建立锁定回路，通过发射、延迟和捕获脉冲的方式，在输出端匹配路径的延迟显著不同，即检测出环路故障。

现有FPGA故障检测技术，在时钟与输出端之间包含多个触发器，触发器须配合环路振荡器，在环路振荡器中加入合适的延时单元后，需要重设触发器且必须保证触发器频率要远低于环路振荡器频率。其次，不支持检测触发器输入步长。然后，构成环路振荡器需要占用所测FPGA的计数器，使得多个环路振荡器不能同时检测，增加检测时间和检测设计元件的数量，而且极大降低了故障检测器的通用性。最后，基于内建式的FPGA检测同样会受到计数器最大频率限制，并且在中心计数器与检测通路的后端之间很难实现扫描捕获和发射高速脉冲。

发明内容

针对上述现有技术，本发明目的在于提供一种基于FPGA故障检测的脉冲发生器，其旨在解决在现有FPGA故障检测中，检测频率受限，频繁重设触发器，不支持检测触发器输入步长，占用FPGA计数器，检测时间很长且不具备通用性等技术问题。

为达到上述目的，本发明采用的技术方案如下：

一种基于FPGA故障检测的脉冲发生器，包括时钟输入SCLK，时钟输入SCLK连接有补偿脉冲计数单元, 补偿脉冲计数单元还设置有输出端和至少一个控制端，其输出端连有第一编程延迟单元；时钟输入SCLK还连接有编程脉冲计数单元，编程脉冲计数单元还设置有输出端和至少一个控制端，其输出端连有第二编程延迟单元。

上述方案中，所述的时钟输入SCLK包括输入端接入行、列信号的与门，与门的输出端连接第一多路复用器第一输入接口，第一多路复用器的第二输入接口和第三输入接口分别接入系统时钟信号和测试时钟信号，第一多路复用器输出接口连接触发器的CLK端。改进后，实现在同一个触发器上，具备产生和终止功能相结合的通路，SCLK可适用不同的FPGA时钟，并且使得本发明脉冲发生器在利用脉冲扫描时实现发射脉冲模式和捕获脉冲模式间的切换。

上述方案中，所述的补偿脉冲计数单元，包括第一降值计数器，其启动计数端LD通过连接非与门和触发器构成脉冲发射电路；第一降值计数器的NZ端、控制端LMC和启动计数端LD通过连接异或门、或门、与门和触发器构成脉冲捕获电路。所述的补偿脉冲计数单元的第一降值计数器Cnt<n-1:0>端设置为Cnt<1:0>。所述的补偿脉冲计数单元输出端连接第一编程延迟单元，第一编程延迟单元连接有第二多路复用器的第一接口、或门的第一输入端和第三多路复用器的第二接口。第一编程延迟单元设置为固定延迟。不占用FPGA计数器，可灵活设置的补偿脉冲计数单元和第一编程延迟单元，此处优选为单脉冲发射捕获，减少脉冲匹配时间，命令重置触发器，提升了与不同FPGA的匹配度，增加通用性，增加元件检测速度。