[发明专利]等离子体蚀刻方法

说明书

本申请是2008年8月15日提出的申请号为200810135193.6的申请的分案申请。

技术领域

本发明涉及对被处理体实施等离子体处理的技术，特别涉及电容耦合型的等离子体处理装置、等离子体处理方法、和具有执行该等离子体处理方法的控制程序的存储介质。

背景技术

半导体设备、FPD(Flat Panel Display：平板显示器)的制造工艺中的蚀刻、堆积、氧化、溅射等处理中，为了对处理气体以比较低的温度进行良好的反应，多利用等离子体。一直以来，在单片式的等离子体处理装置、特别是等离子体蚀刻装置中，电容耦合型的等离子体处理装置是主流。

一般的电容耦合型等离子体处理装置是，在构成为真空腔室的处理容器内平行地配置上部电极和下部电极，在下部电极上载置被处理基板(半导体晶片、玻璃基板等)，在两电极之间施加高频电压。利用通过该高频电压在两电极之间形成的电场对电子进行加速，通过电子与处理气体的碰撞电离而产生等离子体，通过等离子体中的自由基、离子对基板表面实施希望的微细加工，例如蚀刻加工。

然而，近年来，半导体等制造工艺中的设计规则越来越微细化，特别是等离子体蚀刻要求更高的尺寸精度，对于蚀刻中的掩膜、基底的选择比、面内均匀性也要求得更高。因此，要求腔室内的处理区域的低压力化、低离子能量化，从而使用40MHz以上的相比于现有技术频率大幅提高的高频。

但是，由于这样的低压力化和低离子能量化的发展，现今不成为问题的充电损伤的影响变得无法忽视。即，在离子能量高的现有的装置中，等离子体电位即使在面内不规则也不会产生很大问题，但如果更为低压且离子能量变低，则会产生等离子体电位的面内不均匀容易引起栅极氧化膜的充电损伤这样的问题。

另外，在使用40MHz以上的高频率的高频的等离子体工艺中，一般来说，具有晶片中心部的蚀刻速率较高、晶片周边部的蚀刻速率较低的倾向，从而产生问题。

关于该问题，专利文献1中公开了：在由施加在晶片上的高频偏压产生的高频电流的通路中，设置以使晶片的外周附近的电流通路部分朝向相对电极的晶片相对面的方式进行矫正的电流通路矫正机构，或者设置阻抗调整机构，使得从高频偏压看的直至地的阻抗在晶片面内大致均匀。由此，在施加高频偏压时产生的自偏压的晶片面内的均匀性提高，能够抑制宏观损伤。

但是，专利文献1中记载的技术存在以下问题：需要设置电流通路矫正机构、阻抗调整机构，装置结构复杂化；等离子体处理的面内均匀性并不充分等。

另外，在等离子体工艺中，因晶片面内的离子与电子的平衡破坏而导致的局部电场会诱发栅极氧化膜的充电而导致绝缘破坏，这种方式的充电损伤也很麻烦。例如，在等离子体蚀刻中，相对晶片的主面，离子垂直入射而电子从倾斜方向入射，因此容易随机地产生局部的电荷平衡破坏而诱发充电的位置。这样的充电损伤不仅依赖于自偏压的面内不均匀性，也依赖于蚀刻图案的形状等，且产生的位置不确定，不能够由专利文献1中记载的技术有效地消除。

专利文献1：日本特开2001-185542号公报

发明内容

本发明鉴于现有技术的问题点，目的在于提供等离子体处理装置、等离子体处理方法、和具有执行该等离子体处理方法的控制程序的存储介质，其能够有效地防止充电损伤的发生，实现等离子体处理的稳定性和可靠性的提高，并且能够实现等离子体处理的面内均匀性的提高。

为了达到上述目的，本发明的第一观点中的等离子体处理装置包括：能够真空排气的处理容器；在上述处理容器内载置被处理体的第一电极；在上述处理容器内与上述第一电极平行地相对的第二电极；向上述第一电极与上述第二电极之间的处理空间供给希望的处理气体的处理气体供给部；在上述第一电极和上述第二电极的至少一方上施加上述处理气体的等离子体生成用的第一高频的第一高频供电部；和以上述第一高频具有生成等离子体的第一振幅的第一期间、和上述第一高频具有实质上不生成等离子体的第二振幅的第二期间以规定的周期交替重复的方式控制上述第一高频供电部的控制部。

一般来说，等离子体工艺中的充电损伤(绝缘破坏)被从等离子体流入被处理体的或累积的电荷的量左右，当流入电荷量或累积电荷量超过某个阈值时，就会以指数函数产生绝缘膜的劣化乃至破坏。另外，绝缘膜的充电由于入射或流入被处理体的离子和电子的平衡破坏而发生，产生局部电场。在等离子体生成时，充电的电荷量和局部电场的强度与时间成比例地增大，当其超过某阈值时，会导致绝缘膜的损伤(损伤或破坏)。