[发明专利]存储器抗多位翻转分块矩阵码加固方法

说明书

技术领域

本发明涉及抗辐射加固电路领域。

背景技术

集成电路的可靠性一直是设计者和使用者最关心的问题之一。随着集成电路步入纳米级工艺制造阶段，在其性能获得大幅提高的同时，特征尺寸的缩小也带来了诸多问题，如电源电压的降低、频率的增大、设计复杂度的增加等，使得集成电路对空间辐射环境更加敏感。对于航空航天应用的电子器件，在空间中被各种高能粒子轰击后，会产生多种辐射效应，严重影响电路的正常工作，甚至造成失效。在多种辐射效应中，单粒子翻转造成的软错误，是影响存储器可靠性的主要因素。当辐射粒子穿过器件时，在其路径上会产生电子空穴对，在电场的作用下，电荷积累到一定程度，就会翻转存储单元的输出逻辑值，造成电路存储信息发生错误。随着集成电路工艺尺寸发展到深亚微米领域后，同一块晶圆上可以放置更多的电路，相邻单元之间的距离随着存储单元密度的不断增加而缩小，因此，一次单粒子事件造成存储器多个单元同时发生翻转的几率大大增加，并逐渐占软错误的主要地位，这些多位翻转普遍集中在相邻单元间。

错误纠正码是一种有效的存储器容错技术，其原理如图1所示。在对存储器进行写操作时，通过一定的编码算法，对保护的信息数据进行计算，得到冗余数据，构成码字，写入存储器。而后，在对存储器进行读操作时，存储数据中出现的错误，只要在码的纠正能力范围之内，都可以通过相应的译码算法，恢复出原始的信息数据。目前广泛采用的两类典型错误纠正码如二维码和差集码，其中，二维码硬件性能开销小，但纠错能力低，不能处理足够多位的错误。差集码纠错能力高，但硬件性能开销大，不适用于对性能要求较高的存储器。因此，在纠错能力和性能开销中进行折中考虑，设计一种高可靠性、低开销的错误纠正码是非常有必要的。

发明内容

本发明为了解决目前错误纠正码存在纠错能力低、可靠性差、硬件性能开销大、成本高的问题，提出了一种存储器抗多位翻转分块矩阵码加固方法。

本发明提出的存储器抗多位翻转分块矩阵码加固方法是通过以下步骤实现的：

步骤一、将一个k位宽字数据D划分为多个m位宽的数据块，并将这些数据块编号后排列成k₁×k₂的数据矩阵，即k＝k₁×k₂×m，且相邻的k₂个数据块处于非同行、非同列；

步骤二、对k₁×k₂的数据矩阵的每一行，以数据块为单位进行十进制加法计算，获得水平冗余位H；对k₁×k₂的数据矩阵的每一列，以数据块为单位进行二进制异或计算，获得垂直冗余位V，并通过编码器获得码字C＝{D,H,V}；

步骤三、译码器对码字C进行读取，并按照步骤二的方法对数据矩阵重新计算获得水平冗余位H’和垂直冗余位V’；

步骤四、根据SH=0H=H′1H≠H′]]>获得水平数据块校正子SH，根据SV=0V=V′1V≠V′]]>获得垂直数据位校正子SV；