[发明专利]基于折叠式比较器的低功耗读取电路及控制方法

说明书

技术领域

本发明涉及一种基于折叠式比较器的低功耗读取电路及控制方法。

背景技术

传统的随机存取存储器（RAM）如动态随机存取存储器（DRAM）具有比较低廉的价格，但是存取速度较慢、耐久性较差并且数据只能保存很短的一段时间。由于必须隔一段时间刷新一次数据，这又导致了功耗较大。静态随机存取存储器（SRAM）具有存取速度较快、功耗较低，非易失性等优点，但是价格昂贵、集成度较低。

近年来新兴的自旋转移力矩随机存取存储器（STT-RAM）由于其高密度、低漏电流、非易失性、超长的耐久性以及快速读写等优点，有望成为未来高速缓存的首选产品。

本专利基于一种新颖的树型读取电路方案，提出了可以有效降低该读取电路总体功耗的改进结构。这种新颖的树型读取方案采用开环放大器作为读取电路的比较器，开环放大器不需要重启时间，可以进行连续比较，故采用开环放大器可以提高电路的读取速度，具有读取时间短的优点。为了使开环放大器与数字系统对接时的可靠性更高，该读取方案采用输出电压摆幅更大的折叠式共源共栅电路作为开环放大器的基本结构可以进行连续比较，故采用折叠式共源共栅比较器可以提高电路的读取速度，具有读取时间短的优点。然而单独采用折叠式共源共栅比较器会在不工作的时候产生额外的静态功耗，这很大程度上提高了整个读取电路的总功耗。为了控制开环放大器只在比较输出数据的时候产生功耗，在待机状态时没有电能消耗，本专利在这种新颖的树型读取放案所采用的开环放大器的基础之上，引入了控制电路，使得待机状态时整个工作电路不会造成电能消耗。

发明内容

本发明的目的在于提供一种基于折叠式比较器的低功耗读取电路及控制方法。

为实现上述目的，本发明的技术方案是：一种基于折叠式比较器的低功耗读取电路，包括折叠式共源共栅比较器及与该折叠式共源共栅比较器连接的控制电路、并行磁隧道结、控制逻辑电路和反相器，所述控制电路与所述并行磁隧道结连接，所述反相器还连接有第一D触发器和第二D触发器，还包括一时钟输出模块，所述时钟输出模块的第一时钟信号输出端和第二时钟信号输出端分别与所述第一D触发器和第二D触发器的时钟控制输入端连接；所述折叠式共源共栅比较器包括第一至第十一MOS管，所述第一MOS管的源极和第二MOS管的源极均连接至VDD端，所述第一MOS管的栅极连接第二MOS管的栅极，所述第一MOS管的漏极和第二MOS管的漏极分别连接第三MOS管的源极和第四MOS管的源极，所述第三MOS管的栅极和第四MOS管的栅极相连接，所述第三MOS管的漏极与第五MOS管的漏极相连接至第七MOS管及第八MOS管的栅极，所述第四MOS管的漏极和第六MOS管的漏极相连接至所述反相器的输入端，所述第五MOS管的栅极和第六MOS管的栅极相连接，所述第五MOS管的源极和第六MOS管的源极分别连接第七MOS管的漏极和第八MOS管的漏极，所述第一MOS管的漏极和第二MOS管的漏极还分别连接第十MOS管的漏极和第九MOS管的漏极，所述第九MOS管的源极和第十MOS管的源极相连接至第十一MOS管的漏极，所述第十一MOS管的源极与所述第七MOS管的源极和第八MOS管的源极相连接至地，所述第一MOS管的源极和第九MOS管的栅极分别连接至并行磁隧道结的两端，所述第十MOS管的栅极连接至所述控制逻辑电路；所述控制电路包括信号控制器、第十二至第十四MOS管，所述信号控制器的控制端口与所述第十二至第十四MOS管的栅极连接，所述第十二MOS管的漏极与第十三MOS管的漏极相连接至所述第一MOS管的栅极，所述第十二MOS管的源极连接至VDD端，所述第十四MOS管的漏极连接至所述第九MOS管的栅极，所述第十四MOS管的源极接地。

在本发明实施例中，还包括一用于为所述控制逻辑电路提供外部参考电压的外部电压输出电路；所述控制逻辑电路包括由第一D触发器反相输出信号和第一时钟信号控制的双向开关电路，所述双向开关电路包括相互连接的第一双向开关和第二双向开关，所述双向开关电路用于控制第十MOS管栅极与外部电压输出电路的第一、第二和第三参考电压输出端的连接。