[发明专利]用于使用保形填充层改善器件表面均匀性的方法和系统

说明书

技术领域

本发明涉及半导体工艺及器件。

发明背景

自从早年德州仪器的Jack Kilby博士发明了集成电路之时起，科学家和工程师已经在半导体器件和工艺方面作出了众多发明和改进。近50年来，半导体尺寸已经有了明显的降低，这转化成不断增长的处理速度和不断降低的功耗。迄今为止，半导体的发展大致遵循着摩尔定律，摩尔定律大意是指密集集成电路中晶体管的数量约每两年翻倍。现在，半导体工艺正在朝着20nm以下发展，其中一些公司正在着手14nm工艺。这里仅提供一个参考，硅原子约为0.2nm，这意味着通过20nm工艺制造出的两个独立组件之间的距离仅仅约为一百个硅原子。

半导体器件制造因此变得越来越具有挑战性，并且朝着物理上可能的极限推进。华力微电子有限公司^TM是致力于半导体器件和工艺研发的领先的半导体制造公司之一。

半导体技术的近期发展之一是将硅锗(SiGe)用在半导体制造中。例如，SiGe可被用于制造具有可调带隙的互补金属-氧化物-半导体(CMOS)。对于基于SiGe的工艺，尽管已经有一些常规技术，很遗憾这些技术出于以下提出的原因都是不足的。因此，需要改善的方法和系统。

发明内容

根据本发明的一方面，提供了一种半导体器件，包括：包括硅材料的衬底；位于所述衬底内的沟槽区域，所述沟槽区域由至少300埃的深度所表征，所述沟槽区域具有至少第一侧壁和底部，覆盖至少所述第一侧壁和所述底部的表面含有多个位错缺陷，所述多个位错缺陷造成所述表面上高达10％的高度差异；覆盖所述沟槽区域的至少所述第一侧壁和所述底部的保护层，所述保护层包括第一硅锗材料，所述第一硅锗材料具有组分比小于20％的锗材料，所述保护层的覆盖由覆盖所述沟槽区域的所述底部的至少50埃的厚度所表征；覆盖所述保护层且至少部分地位于所述沟槽区域内部的填充材料，所述填充材料包括第二硅锗材料，所述第二硅锗材料具有组分比大于40％的锗材料。

根据本发明的另一方面，还提供了一种用于处理半导体衬底的方法，所述方法包括：提供衬底，所述衬底基本包括硅材料；定义所述衬底的沟槽开口区域；执行等离子体蚀刻以在所述沟槽开口区域处形成沟槽区域，所述沟槽区域由至少300埃的深度所表征，所述沟槽区域具有至少第一侧壁和底部，覆盖至少所述第一侧壁和所述底部的表面含有多个位错缺陷，所述多个位错缺陷造成所述表面上高达10％的高度差异；使所述衬底经历利用第一多种气态物质的第一外延工艺以形成保护层，所述保护层覆盖所述沟槽区域的至少所述第一侧壁和所述底部，所述保护层包括第一硅锗材料，所述第一硅锗材料具有组分比小于20％的锗材料，所述保护层的覆盖由覆盖所述沟槽区域的所述底部的至少50埃的厚度所表征；以及使所述衬底和所述保护层经历利用第二多种气态物质的第二外延工艺以形成填充材料，所述填充材料覆盖所述保护层且至少部分地位于所述沟槽区域内部，所述填充材料包括第二硅锗材料，所述第二硅锗材料具有组分比大于40％的锗材料。

根据本发明的再一方面，提供了一种用于处理半导体衬底的器件，包括：包括硅材料的衬底；位于所述衬底内的沟槽区域，所述沟槽区域由至少300埃的深度所表征，所述沟槽区域具有至少第一侧壁和底部，覆盖至少所述第一侧壁和所述底部的表面含有多个位错缺陷，所述多个位错缺陷造成所述表面上高达10％的高度差异；覆盖所述沟槽区域的至少所述第一侧壁和所述底部的保护层，所述保护层包括第一硅锗材料，所述第一硅锗材料具有组分比小于20％的锗材料，所述保护层的覆盖由覆盖所述沟槽区域的所述底部的至少50埃的厚度所表征；覆盖所述保护层且至少部分地位于所述沟槽区域内部的填充材料，所述填充材料包括第二硅锗材料，所述第二硅锗材料具有组分比大于40％的锗材料。

附图说明

图1图解现有技术中通过e-SiGe PMOS方法制造的器件结构的示意图。

图2图解现有技术中e-SiGe膜的透射电子显微镜(TEM)图像的示例。

图3图解根据本发明的实施例的制备方法的流程图。

图4A-4D图解在根据本发明的实施例的制备方法中器件结构的示意图。

图5A-5B图解在根据本发明的实施例的制备方法中在使用覆盖保护层的填充材料之前和之后e-SiGe膜的TEM照片。