[发明专利]一种绝缘体上硅SOI的ESD保护电路

说明书

【技术领域】

本发明涉及静电放电(ESD)保护电路，特别涉及使用绝缘体上硅(SOI)器件用于保护箝位。

【背景技术】

通过减少寄生电容可以实现更高速的半导体器件。典型的金属氧化物半导体场效应晶体管(MOSFET)就在硅衬底上制造或在衬底上的阱内制造，对该衬底或阱具有很大的寄生电容。

绝缘体上硅(SOI)技术可以去除衬底或阱，以一个绝缘体层例如氧化埋层(buried oxide)来替代它。晶体管的源极、漏极和沟道通常都形成在氧化埋层上的薄膜，使得衬底有很少或没有寄生电容。因此SOI器件可以比传统的硅技术达到更高的运行速度。

但是，极微小的晶体管具有薄栅氧化层，一个相当小的电流甚至一个中等驱动力(电压)就能损坏它。当人们处理这些半导体器件时要特别小心。

通常积聚在人身上的静电可以通过半导体集成电路(IC或芯片)上的任何一对引脚而放电。通常使用自动化测试仪器对IC芯片的静电放电(ESD)防护进行常规测试，其将一个人体模型(HBM)电流脉冲施加在芯片的不同对的引脚上。可以选择任一对引脚用于ESD测试。

在电源箝位ESD保护电路中，1000～5000μm栅宽的大晶体管被用于保护电路。这种大晶体管通常是场效应晶体管(FET)，称为BigFET。

图1显示一个现有技术的具有有源R-C触发BigFET箝位的电源和地之间ESD保护电路。

电容器22和电阻器20形成一个R-C触发电路。反相器10、12、14接收和传递电容器22和电阻器20之间的感应电压，并驱动n-沟道电源箝位ESD保护BigFET 18的栅极。

在正常电路工作条件下，电阻器20驱动反相器10的输入至高，产生一个低电平驱动n-沟道BigFET 18的栅极，使得其关断。当ESD脉冲施加在电源到地之间，电容器22保持反相器10的输入为低，同时维持一段时间，该时间由R-C时间常数确定。反相器10的低输入驱动n-沟道BigFET 18的栅极至高，从而开启n-沟道BigFET 18，将ESD电流从电源泄放到地，泄放施加到电源线的ESD脉冲。在R-C时间过去之后，电阻器20将反相器10的输入上拉至高，一个低电压被驱动至n-沟道BigFET 18的栅极上，从而将它关闭。

有时ESD脉冲极性是相反的。一个正脉冲可施加至地，而VDD接地。一个负脉冲也许开启不了n沟道BigFET 18。但是，当N沟道BigFET18是用常规硅工艺来制作的，那么就存在寄生衬底二极管19，因为源极/漏极-衬底p-n结在n沟道BigFET 18之下。由于n沟道BigFET 18在物理上是一个大器件，那么寄生衬底二极管19也是一个大器件，其可以承载大ESD电流。施加到地的正ESD脉冲穿过寄生衬底二极管19泄放到VDD，而不是穿过n沟道BigFET 18。

图2是使用常规硅工艺制作的一个BigFET ESD保护器件的截面图。P-阱50形成在n-衬底56上，源极/漏极/体接触(tap)区域形成在场氧化层54的开口内，N+区42、44、48和P+区46形成在P-阱50内。

寄生衬底二极管19由P-阱50和N+区42形成。栅极52和栅氧化层60形成n-沟道BigFET 18，当一个正ESD脉冲施加在端子A上、而端子B接地时，n-沟道BigFET 18就在N+区42和N+区44之间传导电流。但是，当正ESD脉冲施加到端子B上而端子A接地时，n-沟道BigFET 18就保持关闭状态。相反，寄生衬底二极管19被正向偏压，并从端子B传导ESD脉冲经过P+区46、P-阱50，穿过pn结到N+区42，然后输出到接地端子A。

虽然电路设计者可能认为n-沟道BigFET 18正在提供保护，但是寄生衬底二极管19实际上可能正在传导负ESD脉冲。寄生衬底二极管19可能并不在电路图中，但是采用常规硅工艺时它仍然是存在的。

当工艺转移到绝缘体上硅(SOI)工艺时，对于常规硅工艺有用的ESD保护电路可能无法正常工作。SOI工艺没有寄生衬底二极管19。电流无法再通过寄生衬底二极管19被泄放，因为对于SOI工艺，不存在寄生衬底二极管19。