[发明专利]存储器矩阵

说明书

一种集成电路包括存储器矩阵，其包含：第一存储器单元阵列；第一多路复用器(MUX)，其耦合到所述第一存储器单元阵列的输入；第二MUX，其耦合到所述第一存储器单元阵列的输出；第二存储器单元阵列；第三MUX，其耦合到所述第二存储器单元阵列的输入；及第四MUX，其耦合到所述第二存储器单元阵列的输出。所述第二MUX耦合到所述第四MUX。所述第四MUX经配置以传送以下各项中的选定一者：(1)来自所述第三MUX的输出，(2)来自所述第二存储器单元阵列的输出，或(3)来自所述第二MUX的输出。

技术领域

本发明涉及集成电路(IC)中的存储器单元。

背景技术

在许多集成电路设计中，需要具有尽可能多的可用存储器。目前，例如现场可编程门阵列(FPGA)的可编程IC例如可具有约50的存储器。然而，随着技术进步，存储器的此量可为不充分的，从而在IC可提供的存储器的量与某些应用程序可需要的存储器的量之间产生差距。举例来说，网路可具有高达每秒400千兆位的线速率。因此，单个毫秒的网络流量含有400兆位的数据。

在一些情况下，存储器的量可通过增加IC上的存储器单元的数目来增加。然而，较多存储器单元占据较多面积，且在许多IC设计中面积为有限的。因此，需要提供在IC中最大化可用存储器的其它技术。

发明内容

第一示范性集成电路包括存储器矩阵，其包含：第一存储器单元阵列；第一多路复用器(MUX)，其耦合到所述第一存储器单元阵列的输入；第二MUX，其耦合到所述第一存储器单元阵列的输出；第二存储器单元阵列；第三MUX，其耦合到所述第二存储器单元阵列的输入；及第四MUX，其耦合到所述第二存储器单元阵列的输出。所述第二MUX耦合到所述第四MUX。所述第四MUX经配置以传送以下各项中的选定一者：(1)来自所述第三MUX的输出，(2)来自所述第二存储器单元阵列的输出，或(3)来自所述第二MUX的输出。

第二示范性集成电路包括存储器矩阵，其包含：第一存储器单元阵列；第一MUX，其耦合到所述第一存储器单元阵列的输入；第二MUX，其耦合到所述第一存储器单元阵列的输出；第二存储器单元阵列；第三MUX，其耦合到所述第二存储器单元阵列的输入；及第四MUX，其耦合到所述第二存储器单元阵列的输出。所述第一MUX经耦合以提供输出到所述第三MUX；及所述第二MUX经耦合以提供输出到所述第四MUX。

将通过阅读以下详细描述而显而易见其它方面及特征。

附图说明

图式说明了示范性电路的设计及效用，其中类似的元件用共同的参考标号来指代。这些附图未必按比例绘制。为了更好地了解获得上文所述的以及其它优点及目标的方式，将呈现对实例的更加具体描述，所述实例在附图中示出。这些图式仅描绘示范性结构，且因此不应被视为限制权利要求书的范围。

图1说明存储器矩阵。

图2说明含有布置成多个列的多个块RAM的存储器矩阵。

图3说明具有恒定读取时延的存储器矩阵。

图4说明具有管线化的存储器矩阵。

图5A说明用于块RAM的级联配置。

图5B说明使用图5A中说明的配置而级联在一起的多个块RAM。

图5C及5D说明在操作中的图5B的级联的实例。

图6A说明用于块RAM的替代级联配置。

图6B说明使用图6A中说明的配置而级联在一起的多个块RAM。

图7说明具有嵌入式地址解码器的块RAM。

图8说明双泵浦单端口存储器矩阵。

图9说明含有双泵浦存储器矩阵的FPGA的时钟周期。