[发明专利]移位寄存器及其驱动方法、栅极驱动电路

说明书

技术领域

本发明属于栅极驱动技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路。

背景技术

在液晶显示装置、有机发光二极管(OLED)显示装置等的阵列基板中，各条栅线可由栅极驱动电路(GOA)控制。栅极驱动电路包括多个级联的移位寄存器，其中，每级移位寄存器的输出端连接一条栅线，且还连接其下一级移位寄存器，故其可在为栅线提供高电平的导通信号的同时为下一级移位寄存器提供触发信号；这样，通过少数几个控制信号即可实现对多条栅线的驱动。

随着显示面板尺寸、分辨率、刷新率的提高，阵列基板中的栅线越来越长，由电阻导致的信号延迟也越来越大；同时，每条栅线的导通时间(例如为高电平的时间)也越来越短。这导致在一条栅线的导通时间内，其所连接的各像素可能无法被充分充电，并由此引发残影等显示不良。

为解决以上问题，人们提出了使栅线的导通时间重叠的技术，即在一条栅线的保持导通时，就有其他栅线开始导通，从而在对该栅线所连的像素进行充电时，其他栅线所连的像素会先进行“预充电”，这样可达到更好的充电效果。

显然，当显示面板的分辨率、刷新率等不同时，其所需的栅线导通时间的重叠比例也不同(例如两条相邻栅线的导通时间有1/2或2/3重合)。但对于现有的栅极驱动电路，在其电路结构(如级联关系)不变的情况下，无法通过对控制信号的简单调整实现改变栅线导通时间重叠比例的目的，从而限制了其应用效果。

发明内容

本发明针对现有的栅极驱动电路不能改变栅线导通时间重叠比例的问题，提供一种可简单的调整栅线导通时间重叠比例的移位寄存器及其驱动方法、栅极驱动电路。

解决本发明技术问题所采用的技术方案是一种移位寄存器，其包括输入单元、充电单元、上拉单元、高电平输出单元、下拉单元、低电平输出单元、其中，

输入单元连接在第一输入端和充电单元之间，其控制第一输入端的信号是否输入充电单元；

充电单元连接低电平输入端、第二输入端、控制信号输入端、上拉节点，用于对上拉节点充电；

上拉单元连接在第二输入端和上拉节点间，用于维持上拉节点的高电平；

高电平输出单元连接高电平输入端、输出端、上拉节点，用于根据上拉节点的电平控制高电平是否输出到输出端；

下拉单元连接低电平输入端、高电平输入端、控制信号输入端、第一输入端、第二输入端、输出端、上拉节点、低电平输出单元，用于将上拉节点的电平拉低并向输出端输出低电平；

低电平输出单元连接低电平输入端、高电平输入端、第一输入端、第二输入端、输出端、上拉节点、下拉单元，用于向输出端输出低电平。

优选的是，所述输入单元包括：第一晶体管，其栅极和第一极连接第一输入端，第二极连接充电单元。

进一步优选的是，所述充电单元包括第二晶体管、第三晶体管、第四晶体管，其中：

所述第二晶体管的栅极连接第三晶体管的第二极，第一极连接第一晶体管的第二极，第二极连接上拉节点；

所述第三晶体管的栅极连接控制信号输入端，第一极连接第一晶体管的第二极；

所述第四晶体管的栅极连接第二输入端，第一极连接第一晶体管的第二极，第二极连接低电平输入端。

进一步优选的是，所述上拉单元包括：存储电容，其第一极连接第二输入端，第二极连接上拉节点。

进一步优选的是，所述高电平输出单元包括：第十五晶体管，其栅极连接上拉节点，第一极连接高电平输入端，第二极连接输出端。

进一步优选的是，所述下拉单元包括第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十六晶体管、第十七晶体管，其中：

所述五晶体管的栅极和第一极连接高电平输入端，第二极连接第七晶体管的栅极；

所述第六晶体管的栅极连接第一输入端，第一极连接第七晶体管的栅极，第二极连接低电平输入端；

所述第七晶体管的第一极连接第二输入端，第二极连接第八晶体管的第一极；

所述第八晶体管的栅极连接控制信号输入端，第二极连接第一下拉节点；

所述第九晶体管的栅极连接第一下拉节点，第一极连接上拉节点，第二极连接低电平输入端；

所述第十六晶体管的栅极连接第一下拉节点，第一极连接输出端，第二极连接低电平输入端；

所述第十七晶体管的栅极连接低电平输出单元，第一极连接第一下拉节点，第二极连接低电平输入端。