[发明专利]高速ADC应用的LC晶格延迟线

权利要求书

1.一种在产生残余信号的电路中用于延迟差分模拟输入对的连续时间(CT)延迟线，所述CT延迟线包括：

两个或更多个谐振(LC)晶格结构，用于产生延迟差分模拟输入信号对，每个LC晶格结构包括两个电感组件和两个电容组件，其中，或者(1)所述两个电感组件交叉耦合或者(2)所述两个电容组件交叉耦合；和

其中，从所述延迟差分模拟输入信号对和所述差分模拟输入对的滤波版本产生残余信号；

所述两个或更多个LC晶格结构被级联成多个级；和

所述两个或更多个LC晶格结构的谐振频率被置于相邻频率处以在所述差分模拟输入对的宽频带上提供群延迟。

2.如权利要求1所述的CT延迟线，其中：

所述CT延迟线连接在具有所述差分模拟输入对的输入和具有所述差分模拟输入对的滤波版本的求和节点之间；

所述差分模拟输入对由闪速模数转换器(ADC)数字化；和

闪速ADC的数字差分输出对被提供给数模转换器DAC，以产生所述差分模拟输入对的滤波版本。

3.如权利要求1所述的CT延迟线，其中：

所述CT延迟线连接在具有所述差分模拟输入对的输入和具有所述差分模拟输入对的滤波版本的求和节点之间；

所述差分模拟输入对由Δ-∑模数转换器(ADC)数字化；和

所述Δ-∑ADC的数字差分输出对被提供给数模转换器DAC，以产生所述差分模拟输入对的滤波版本。

4.如权利要求2所述的CT延迟线，其中：

所述电感组件具有电感L，所述电容组件具有电容C，以及所述ADC具有时钟频率f_ck；

如果延迟匹配到1.5×ADC的时钟周期，则L和C根据以下来确定：

和

其中，N是在CT延迟线中的级联晶格结构的数目，以及Z₀是CT延迟线的特性阻抗。

5.一种在产生残余信号的电路中用于延迟差分模拟输入对的连续时间(CT)延迟线，所述CT延迟线包括：

一个或多个谐振(LC)晶格结构，用于产生延迟差分模拟输入信号对，每个LC晶格结构包括两个电感组件和两个电容组件，其中，或者(1)所述两个电感组件交叉耦合或者(2)所述两个电容组件交叉耦合；和

其中，从所述延迟差分模拟输入信号对和所述差分模拟输入对的滤波版本产生残余信号；

所述CT延迟线连接在具有所述差分模拟输入对的输入和具有所述差分模拟输入对的滤波版本的求和节点之间；

所述差分模拟输入对由闪速模数转换器(ADC)数字化；

闪速ADC的数字差分输出对被提供给数模转换器DAC，以产生所述差分模拟输入对的滤波版本；

所述电感组件具有电感L，所述电容组件具有电容C，以及将所述差分模拟输入信号对数字化的模数转换器(ADC)具有时钟频率f_ck；以及

如果延迟匹配到1.5×ADC的时钟周期，则L和C根据以下来确定：

和

其中，N是在CT延迟线中的级联晶格结构的数目，以及Z₀是CT延迟线的特性阻抗。

6.一种在集成电路芯片中实施的多个连续时间(CT)延迟线，其中，每个所述CT延迟线包括：

两个或更多个谐振(LC)晶格结构，用于延迟差分模拟输入，其中，每个LC晶格结构包括两个电感组件和两个电容组件；

其中所述多个CT延迟线的电感分量的磁通量图案具有方格图案，当差分交流(AC)信号被施加每个CT延迟线的输入端以减少所述多个CT延迟线之间的电感组件之间的耦合时，所述方格图案在如下之间交替相邻电感组件的特定通量方向性：(1)X＝具有从衬底向上朝向集成电路芯片的表面的通量的电感分量和(2)O＝具有从集成电路芯片的表面朝向集成电路芯片的衬底的通量的电感分量；

所述两个或更多个LC晶格结构被级联成多个级；和

所述两个或更多个LC晶格结构的谐振频率被置于相邻频率处以在差分模拟输入对的宽频带上提供群延迟。