[发明专利]一种基于FPGA的时间数字变换器

权利要求书

1.一种基于FPGA的时间数字变换器，包括粗时钟计数器、脉冲信号发生器、信号延迟链、触发器阵列、连接网络、信号变化沿寻找和编码电路，以及时间戳输出电路，其中

所述粗时钟计数器由系统时钟信号驱动，用于产生被测信号的粗时间戳；

所述脉冲信号发生器用于是在被测信号的触发下产生一个具有变化沿的脉冲并馈入到所述信号延迟链中进行传输；

所述信号延迟链用于对被测信号进行延时传输，由多个延迟单元组成，且每个延迟单元的前端具有抽头，；

所述触发器阵列用于对信号延迟链的各抽头状态进行锁存，并将锁存的抽头状态按照所述抽头的自然排序传递给所述连接网络；

所述连接网络用于将接收到的抽头状态按照预先设定的连接关系进行变换，再传递给所述信号变化沿寻找和编码电路；

所述信号变化沿寻找和编码电路用于寻找被锁存的在所述信号延迟链中传输的脉冲的变化沿，并根据所述变化沿的位置生成表示细时间戳的二进制码；

所述时间戳输出电路用于根据信号变化沿寻找和编码电路输出的二进制码细时间戳和粗时钟计数器输出的粗时间戳一起换算成被测信号的到来时间戳并将其输出。

2.如权利要求1所述的基于FPGA的时间数字变换器，其特征在于，所述连接网络将接收到的抽头状态按照预先设定的连接关系进行的变换包括：将所述信号延迟链的各抽头进行重排序，确定一种将所述触发器阵列连接到所述信号变化沿寻找和编码电路的连接关系。

3.如权利要求2所述的基于FPGA的时间数字变换器，其特征在于，所述重排序包括：将0宽度延迟单元的抽头和下一个延迟单元的抽头位置互换。

4.如权利要求3所述的基于FPGA的时间数字变换器，其特征在于，所述重排序可重复多次进行，在一次调整顺序之后测量各延迟单元的延迟宽度，判断0宽度的延迟单元个数是否超过一个阈值，如果是，则再次重排序，直到0宽度延迟单元的个数不超过所述阈值。

5.如权利要求4所述的基于FPGA的时间数字变换器，其特征在于，所述测量各延迟单元的延迟宽度是采用码密度法测量各延迟单元的延迟宽度。

6.如权利要求1至5中任一项所述的基于FPGA的时间数字变换器，其特征在于，所述连接网络将接收到的抽头状态按照预先设定的连接关系进行的变换包括：对所述信号延迟链的各抽头进行抽取，确定一种将所述触发器阵列连接到所述信号变化沿寻找和编码电路的连接关系。

7.如权利要求6所述的基于FPGA的时间数字变换器，其特征在于，所述抽取的规则是：使基于所述信号延迟链所作的时间内插测量的积分非线性最小。

8.如权利要求7所述的基于FPGA的时间数字变换器，其特征在于，所述抽取为：先设定信号延迟链中被抽取后的总抽头数为R，然后根据系统时钟周期T_clock计算出抽取后形成的延迟单元组的理想延迟长度w：w＝T_clock/R T_clock，并根据该理想延迟长度w完成抽取。