[发明专利]一种电压可调的上电掉电复位电路

权利要求书

1.一种电压可调的上电掉电复位电路，其输出端连接芯片的数字电路，所述复位电路具有施密特整形电路，其特征在于，还包括：

检测电压电路，其用于检测所述芯片的电源电压；

反馈电路，其用于稳定及调节所述复位电路的输出端的电压；

延迟缓冲电路，其用于将所述芯片的电源电压信号延迟缓冲传递至所述施密特整形电路；

其中，当所述施密特整形电路的输入端的电压达到上升或下降翻转电平后，所述复位电路的输出端的电压发生翻转；所述检测电压电路和所述反馈电路均包含一宽长比不大于2:1的MOS晶体管，所述检测电压电路和所述反馈电路通过调制所述MOS晶体管的宽长比实现理想的上电掉电复位电压,

所述延迟缓冲电路包括第二NMOS晶体管、第三NMOS晶体管、第二PMOS晶体管和电容C0；所述第二NMOS晶体管和所述第二PMOS晶体管的栅极相连并连接所述检测电压电路的输出端，所述第三NMOS晶体管的栅极连接所述检测电压电路的输入端，所述第二NMOS晶体管的源极接地，所述第二NMOS晶体管的漏极连接所述第三NMOS晶体管的源极，所述第三NMOS晶体管和所述第二PMOS晶体管的漏极相连，作为所述延迟缓冲电路的输出端，所述第二PMOS晶体管的源极连接所述芯片的电源电压，所述电容C0的两端分别连接所述芯片的电源电压和所述延迟缓冲电路的输出端。

2.如权利要求1所述的电压可调的上电掉电复位电路，其特征在于，所述检测电压电路包括第一NMOS晶体管和第一PMOS晶体管；所述第一NMOS晶体管和第一PMOS晶体管的栅极相连并连接基准电压源，作为所述检测电压电路的输入端，所述第一NMOS晶体管和第一PMOS晶体管的漏极相连，作为所述检测电压电路的输出端，所述第一NMOS晶体管的源极接地，所述第一PMOS晶体管的源极连接所述芯片的电源电压。

3.如权利要求2所述的电压可调的上电掉电复位电路，其特征在于，所述反馈电路包括第三PMOS晶体管；所述第三PMOS晶体管的栅极连接所述复位电路的输出端，所述第三PMOS晶体管的漏极连接所述检测电压电路的 输出端，所述第三PMOS晶体管的源极连接所述芯片的电源电压。

4.如权利要求1所述的电压可调的上电掉电复位电路，其特征在于，所述施密特整形电路包括第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管和第七PMOS晶体管；所述第四NMOS晶体管、所述第五NMOS晶体管、所述第四PMOS晶体管和所述第五PMOS晶体管的栅极相连，作为所述施密特整形电路的输入端，并连接所述延迟缓冲电路的输出端，所述第六NMOS晶体管和所述第六PMOS晶体管的栅极相连，作为所述施密特整形电路的输出端，并连接所述复位电路的输出端，所述第四NMOS晶体管、所述第六NMOS晶体管和所述第七NMOS晶体管的源极相连并接地，所述第四NMOS晶体管的漏极、所述第五NMOS晶体管的源极和所述第六NMOS晶体管的漏极相连，所述第五NMOS晶体管和所述第五PMOS晶体管的漏极相连并连接所述第七NMOS晶体管和第七PMOS晶体管的栅极，所述第五PMOS晶体管的源极、所述第四PMOS晶体的漏极和所述第六PMOS晶体管的漏极相连，所述第四PMOS晶体管、所述第六PMOS晶体管和所述第七PMOS晶体管的源极相连并连接所述芯片的电源电压，所述第七NMOS晶体管的漏极与所述第七PMOS晶体管的漏极相连，并连接至所述复位电路的输出端。

5.如权利要求1所述的电压可调的上电掉电复位电路，其特征在于，所述电容C0容量小于1pF。

6.如权利要求5所述的电压可调的上电掉电复位电路，其特征在于，还包括基准电压源模块，其由基准电压源和镜像电流NMOS晶体管构成，所述基准电压源为所述复位电路提供偏置电压，所述镜像电流NMOS晶体管的栅极和漏极连接所述基准电压源，所述镜像电流NMOS晶体管的源极接地。