[发明专利]离子敏感场效应管传感器及其读出电路

权利要求书

1.一种离子敏感场效应管传感器的读出电路，其特征在于，所述读出电路包括pH值感应电路，基于MOS晶体管的折叠共源共栅运算放大器电路、电容反馈电路和缓冲级电路，所述MOS晶体管工作于亚阈值区，其中，

所述pH值感应电路的输入端与输入参考电极相连，所述pH值感应电路的输出端与所述折叠共源共栅运算放大器电路的第一差分输入端相连；

所述折叠共源共栅运算放大器电路的第二差分输入端与共模输入电压相连，所述折叠共源共栅运算放大器电路的输出端同时与所述电容反馈电路的输入端和所述缓冲级电路的输入端相连；

所述电容反馈电路的输出端与所述折叠共源共栅运算放大器电路的第一差分输入端相连；所述缓冲级电路的输出端为所述读出电路的输出端；

所述pH值感应电路包括钝化电容，其中，所述钝化电容的正极与所述输入参考电极相连，所述钝化电容的负极与作为所述折叠共源共栅运算放大器电路的第一差分输入端的第一差分输入管相连，所述钝化电容与所述第一差分输入管构成离子敏感场效应管。

2.根据权利要求1所述的读出电路，其特征在于，所述折叠共源共栅运算放大器电路包括由作为所述第一差分输入管的第一NMOS晶体管和作为第二差分输入管的第二NMOS晶体管构成的差分输入级、由第三NMOS晶体管构成的偏置电流源、由第四NMOS晶体管构成的阵列行选择开关以及共源共栅放大级，所述共源共栅放大级由第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管以及第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管和第八NMOS晶体管构成；

所述第一NMOS晶体管的栅极与所述pH值感应电路中的钝化电容的负极相连，所述第二NMOS晶体管的栅极与所述共模输入电压相连；所述第一NMOS晶体管的漏极和所述第二NMOS晶体管的漏极分别与所述第一PMOS晶体管的漏极和所述第二PMOS晶体管的漏极相连；所述第一NMOS晶体管的源极与所述第四NMOS晶体管的漏极相连，所述第二NMOS晶体管的源极与所述第四NMOS晶体管的源极相连，并与所述第三NMOS晶体管的漏极相连；

所述第三NMOS晶体管的栅极与第一偏置电压相连，所述第三NMOS晶体管的源极接地；

所述第四NMOS晶体管的栅极与阵列行选择信号相连；

所述第一PMOS晶体管的栅极与所述第二PMOS晶体管的栅极相连，并与第二偏置电压相连；所述第一PMOS晶体管的源极与所述第二PMOS晶体管的源极相连，并与电源电压VDD相连；所述第一PMOS晶体管的漏极和所述第二PMOS晶体管的漏极分别与所述第三PMOS晶体管的源极和所述第四PMOS晶体管的源极相连；

所述第三PMOS晶体管的栅极与所述第四PMOS晶体管的栅极相连，并与第三偏置电压相连；所述第三PMOS晶体管的漏极和所述第四PMOS晶体管的漏极分别与所述第五NMOS晶体管的漏极和所述第六NMOS晶体管的漏极相连；其中，所述第三PMOS晶体管的漏极作为所述折叠共源共栅运算放大器电路的输出端与所述电容反馈电路的输入端相连；

所述第五NMOS晶体管的栅极与所述第六NMOS晶体管的栅极相连，并与第四偏置电压相连，所述第五NMOS晶体管的源极和所述第六NMOS晶体管的源极分别与所述第七NMOS晶体管的漏极和所述第八NMOS晶体管的漏极相连；

所述第七NMOS晶体管的栅极与所述第八NMOS晶体管的栅极相连，并与所述第四PMOS晶体管的漏极相连；所述第七NMOS晶体管的源极与所述第八NMOS晶体管的源极相连，并与地相连。

3.根据权利要求2所述的读出电路，其特征在于，所述电容反馈电路包括开关和反馈电容，其中，所述开关的一端与所述反馈电容的一端相连，并与所述折叠共源共栅运算放大器电路的输出端相连，所述开关的另一端与所述反馈电容的另一端相连，并与所述折叠共源共栅运算放大器电路的第一差分输入端相连。

4.一种离子敏感场效应管传感器，其特征在于，所述传感器包括权利要求1至3中任一项所述的读出电路。