[发明专利]存储芯片、存储单元及其驱动方法

说明书

技术领域

本发明涉及存储器技术领域，更具体地说，涉及一种存储芯片、存储单元及其驱动方法。

背景技术

SRAM(Static random access memory，静态随机存储器)由于具有结构简单、存储速度快等优点，因此，常被用作高性能微处理器的高速缓存单元。其中，静态随机存储器的核心为存储单元，而传统的存储单元大多采用6个晶体管。

传统的采用6个晶体管的存储单元，如图1所示，通过NMOS驱动管N1和N2、PMOS负载管P1和P2构成的互补CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)反相器对来对数据进行锁存，通过字线WL控制NMOS选择管N3和N4的导通和断开，通过互补位线BL和BL_B实现对锁存数据的读和写。

为了实现读写操作，并且避免误操作，该对称结构的存储单元要求晶体管N1和N2的尺寸满足以下两个要求：一、上拉比CR较大，二、下拉比PR较小。其中，CR＝(W_N1/L_N1)/(W_N3/L_N3)，PR＝(W_P1/L_P1)/(W_N3/L_N3)，并且，CR越大读越稳定，PR越小写越稳定。由于在综合考虑CR和PR的基础上，NOMS管N1和N2不能同时取最小尺寸，因此，会使得整个存储单元的面积较大，影响存储芯片的小型化发展。

发明内容

有鉴于此，本发明提供了一种存储芯片、存储单元及其驱动方法，以解决现有技术中由于存储单元的面积较大而影响存储芯片小型化发展的问题。

为实现上述目的，本发明提供如下技术方案：

一种存储单元，包括：

锁存结构、第一传输器件和第二传输器件；

所述锁存结构包括第一反相器和第二反相器，所述第一反相器的输出端与所述第二反相器的输入端相连，所述第一反相器的输入端与所述第二反相器的输出端相连；

所述第一传输器件的第一端和所述第二传输器件的第一端均与所述第一反相器的输出端相连，所述第一传输器件的第二端与第一字线相连，所述第一传输器件的第三端与第一位线相连，所述第二传输器件的第二端与第二字线相连，所述第二传输器件的第三端与第二位线相连。

优选的，所述第一反相器包括第一PMOS管和第一NMOS管，所述第一PMOS管的栅极与所述第一NMOS管的栅极相连作为所述第一反相器的输入端，所述第一PMOS管的漏极与所述第一NMOS管的漏极相连作为所述第一反相器的输出端，且所述第一PMOS管的源极与电源相连，所述第一NMOS管的源极接地。

优选的，所述第二反相器包括第二PMOS管和第二NMOS管，所述第二PMOS管的栅极与所述第二NMOS管的栅极相连作为所述第二反相器的输入端，所述第二PMOS管的漏极与所述第二NMOS管的漏极相连作为所述第二反相器的输出端，且所述第二PMOS管的源极与电源相连，所述第二NMOS管的源极接地。

优选的，所述第一传输器件为第三NMOS管，所述第三NMOS管的漏极为所述第一传输器件的第一端，所述第三NMOS管的栅极为所述第一传输器件的第二端，所述第三NMOS管的源极为所述第一传输器件的第三端。

优选的，所述第二传输器件为第四NMOS管，所述第四NMOS管的漏极为所述第二传输器件的第一端，所述第四NMOS管的栅极为所述第二传输器件的第二端，所述第四NMOS管的源极为所述第二传输器件的第三端。

优选的，所述第一反相器的输出端包含至少一个端口，且所述第一传输器件的第一端和所述第二传输器件的第一端与同一所述端口相连。

优选的，所述第一反相器的输出端包含第一端口和第二端口，且所述第一传输器件的第一端与所述第一端口相连，所述第二传输器件的第一端与所述第二端口相连。

一种存储单元的驱动方法，应用于如上任一项所述的存储单元，包括：

通过第一字线控制第一传输器件导通，通过第二字线控制第二传输器件导通，通过第一位线和第二位线向所述锁存结构中写入数据；

通过第一字线控制第一传输器件导通，以通过第一位线从所述锁存结构中读出数据。

优选的，当所述第一传输器件的第一端与所述第一端口相连，所述第二传输器件的第一端与所述第二端口相连时，还包括：