[发明专利]半导体设备、处理器系统及其控制方法有效

专利信息
申请号: 201510062130.2 申请日: 2015-02-05
公开(公告)号: CN104834627B 公开(公告)日: 2019-11-08
发明(设计)人: 津田哲治;伊藤义行 申请(专利权)人: 瑞萨电子株式会社
主分类号: G06F15/16 分类号: G06F15/16
代理公司: 北京市金杜律师事务所 11256 代理人: 王茂华
地址: 日本*** 国省代码: 日本;JP
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摘要:
搜索关键词: 半导体设备 处理器 系统 及其 控制 方法
【说明书】:

本申请公开了一种半导体设备、处理器系统及其控制方法。一种处理器系统(10),包括:第一存储控制器(16),其控制向第一存储器(60)写入数据/从第一存储器(60)读取数据;第二存储控制器(17),其控制向第二存储器(70)写入数据/从第二存储器(70)读取数据;第一处理器(13),其通过总线(14)从第一存储器输入数据和向第一存储器输出数据;第二处理器(11),其通过总线从第二存储器输入被处理的数据和向第二存储器输出被处理的数据;以及管理单元(32),其从所述第一处理器解除分配与所述第二存储器对应的地址范围,并且向所述第二处理器分配所述地址范围。

相关申请的交叉引用

本申请基于并且要求优先权的权益于在2014年2月6日提交的日本专利申请No.2014-21127,其公开通过引用被整体并入在此。

技术领域

本发明涉及半导体设备、处理器系统及其控制方法。

背景技术

日本未审查专利申请公布No.1994-324999公开了一种多处理器系统,其具有多个存储装置控制器。在日本未审查专利申请公布No.1994-324999中公开的该微处理器系统包括指令处理器IP0至IP3与存储装置控制器SC0和SC1。该指令处理器IP0和IP1连接到存储装置控制器SC0。指令处理器IP2和IP3连接到存储装置控制器SC1。

存储装置控制器SC0和SC1通过信号线连接到主存储装置MS0和MS1两者。然后,主存储装置MS0和MS1连接到所有的指令处理器IP0至IP3,并且可以向所有的指令处理器IP0至IP3发送从任何一个主存储装置读出的数据。

发明内容

本发明人已经发现在日本未审查专利申请公布No.1994-324999中公开的多处理器系统中的下面的问题。因为两个指令处理器连接到一个主存储装置控制器,所以指令处理器因为带偏差而不能确保足够的数据带宽。特别是,如果指令处理器是执行图像处理的图像处理器,则需要确保足够的带宽。如果图像处理器不能确保足够的带宽,则有在视频的播放期间可能出现丢帧的可能性。

通过本申请的下面的说明书和附图,其他问题和新颖特征将变得显然。

根据本发明的第一方面,一种处理器系统包括:第一处理器,所述第一处理器通过总线向第一存储器输入数据和从第一存储器输出数据;第二处理器,所述第二处理器通过总线向第二存储器输入处理的数据和从第二存储器输出处理的数据;以及,存储器管理单元,所述存储器管理单元从所述第一处理解除分配与所述第二存储器对应的地址范围,并且向所述第二处理器分配所述地址范围。

注意,当根据上述示例的系统采取方法、系统或可另外通过装置或其一部分装置来执行的用于允许计算机执行处理的程序时,根据上述示例的系统作为本实施例也可以是有效的,并且作为包括所述系统的半导体设备也可以是有效的。

根据本发明的第一方面,可以确保处理器的数据带宽。

附图说明

通过结合附图采取的某些实施例的下面的说明,上面和其他方面、优点和特征将更清楚,在附图中:

图1是示出根据第一实施例的半导体设备的结构的框图;

图2示出与第一和第二主存储装置控制器相对应的地址范围;

图3是图示通过CPU的管理单元和图像处理驱动器进行的存储器的分配处理的示意图;

图4是图示由图像处理器驱动器进行的存储器的分配处理的示意图;

图5是图示由通用OS进行的存储器的分配的示意图;

图6是图示其中通过第二存储器控制器路由来自CPU的数据和图像处理IP的示例的示意图;

图7是图示根据第二实施例的存储器的分配处理的示意图;

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