[发明专利]电压缓冲电路及具有其的驱动负载随时序切换的电路

权利要求书

1.一种电压缓冲电路，用于驱动负载，其特征在于，所述电压缓冲电路至少包括：差分输入级，输出级和偏置模块；

所述差分输入级的正向输入端连接一参考电压，所述差分输入级的负向输入端连接所述输出级的输出端，用于对所述参考电压和所述输出级的输出电压进行比较；

所述输出级包括并联连接的至少两路小电流支路和至少一路大电流支路，用于在所述参考电压和所述输出级的输出电压比较后输出驱动电流，并在所述电压缓冲电路驱动的负载大小需要切换时，提供相适配的驱动能力；其中，在所述电压缓冲电路切换到驱动大负载时，所述输出级输出大驱动电流；在所述电压缓冲电路切换到驱动小负载时，所述输出级中的大电流支路断开连接，所述输出级输出小驱动电流；

所述偏置模块连接所述输出级，用于在所述输出级中的大电流支路断开连接时，将所述大电流支路偏置到关断的临界点，以降低所述电压缓冲电路的静态电流。

2.根据权利要求1所述的电压缓冲电路，其特征在于，所述差分输入级至少包括：第一NMOS管(MN1)、第二NMOS管(MN2)、第一PMOS管(MP1)、第二PMOS管(MP2)以及第五NMOS管(MN5)；

其中，所述第五NMOS管(MN5)的源极接地，所述第五NMOS管(MN5)的栅极接入一差分输入级偏置电压(VB1)，所述第五NMOS管(MN5)的漏极与所述第一NMOS管(MN1)的源极和所述第二NMOS管(MN2)的源极相连；所述第一NMOS管(MN1)的漏极与所述第一PMOS管(MP1)的栅极和漏极相连；所述第二NMOS管(MN2)的漏极与第二PMOS管(MP2)的栅极和漏极相连；所述第一PMOS管(MP1)的源极和第二PMOS管(MP2)的源极与电源相连；所述第一NMOS管(MN1)的栅极为所述差分输入级的负向输入端(VIN)，所述第二NMOS管(MN2)的栅极为所述差分输入级的正向输入端(VIP)。

3.根据权利要求2所述的电压缓冲电路，其特征在于，在所述输出级中，第一路小电流支路至少包括：第三PMOS管(MP3)和第三NMOS管(MN3)；第二路小电流支路至少包括：第四PMOS管(MP4)和第四NMOS管(MN4)；大电流支路至少包括：第五PMOS管(MP5)、第六NMOS管(MN6)、第一开关(K1)、第二开关(K2)、第三开关(K3)和第四开关(K4)；

其中，所述第三PMOS管(MP3)的源极与电源相连，所述第三PMOS管(MP3)的栅极和所述第一PMOS管(MP1)的栅极相连，所述第三PMOS管(MP3)的漏极与所述第三NMOS管(MN3)的漏极和栅极相连，所述第三NMOS管(MN3)的源极接地；所述第四PMOS管(MP4)的源极与电源相连，所述第四PMOS管(MP4)的栅极与所述第二PMOS管(MP2)的栅极相连，所述第四PMOS管(MP4)的漏极与所述第四NMOS管(MN4)的漏极相连；所述第四NMOS管(MN4)的栅极与所述第三NMOS管(MN3)的栅极相连，所述第四NMOS管(MN4)的源极接地；所述第一开关(K1)的正端与所述第四PMOS管(MP4)的栅极相连，所述第一开关(K1)的负端与所述第五PMOS管(MP5)的栅极和所述第三开关(K3)的正端相连；所述第二开关(K2)的正端与所述第四NMOS管(MN4)的栅极相连，所述第二开关(K2)的负端与所述第六NMOS管(MN6)的栅极和所述第四开关(K4)的正端相连；所述第五PMOS管(MP5)的源极与电源相连，所述第五PMOS管(MP5)的漏极与所述第四PMOS管(MP4)的漏极和所述第六NMOS管(MN6)的漏极相连，所述第六NMOS管(MN6)的源极接地。