[发明专利]混合型DAC电容阵列结构

说明书

技术领域

本发明涉及一种模拟集成电路中的数据转换器领域，特别涉及一种能够降低逐次逼近型模数转换器功耗的电容阵列结构。

背景技术

在模拟集成电路技术中，逐次逼近寄存器型(SAR)的模拟数字转换器(ADC)是采样速率低于5Msps的中等至高分辨率应用的常见结构。SAR ADC的分辨率一般为8位至16位，具有低功耗、小尺寸等特点。这些特点使SAR ADC获得了很广的应用范围，例如便携式电池供电仪表、笔输入量化器、工业控制和数据信号采集器等。

逐次逼近型模数转换器的DAC模块是逐次逼近型模数转换器的关键模块，它产生的参考电压精确度直接影响着模数转换器的转换精度。当前有四种类别的DAC架构被用于逐次逼近型模数转换器：电压型、电流型、电流舵型与电荷重分配型。前三种类别的DAC因为存在较大的静态功耗，在低功耗逐次逼近型模数转换器中应用不多，而电荷重分配DAC成为了低功耗逐次逼近型模数转换器的主要选择。电荷重分配型又有多种电容架构，目前运用最为广泛的是二进制权重阵列、带衰减电容阵列和拆分电容阵列。如果将带衰减电容的思想拓展，每个单位电容之间都接入衰减电容，电容阵列即为C2C电容阵列。二进制权重阵列控制简单且精度较高，但功耗过高因而不适用于低功耗设备。带衰减电容阵列虽然功耗低，但是精确度也低。拆分电容阵列本身精确度较高，而切换功耗也较低，但是单位电容数量大，DAC开关控制也较为复杂，数字逻辑部分会消耗大量功耗，因而也不能满足低功耗设备的需求。

发明内容

有鉴于此，本发明的目的是提供一种混合型DAC电容阵列结构，以解决现有传统二进制权重阵列结构(CBW)功耗较高、带衰减电容阵列结构(BWA)精度极低的问题，以满足高精度低功耗模拟电子设备的需要。

本发明混合型DAC电容阵列结构，包括n个C2C电容阵列单元、m个二进制电容阵列单元、以及一个冗余电容，n个C2C单元对应从第0个到第n个比特，m个二进制电容阵列单元对应第n+1个到第n+m个比特，其中m+n＝总比特数；

n个C2C电容阵列单元中共有n个电容值为C的单位电容，n-1个电容值为2*C的电容，每个电容值为C的单位电容的上极板为相应比特所对应的节点，n个C2C电容阵列单元中共有n个节点，相邻的两个节点间用电容值为2*C的电容相连接；

m个二进制电容阵列单元中共有m个电容值依次为2¹*C,2²*C…2^m*C的电容，且各电容的上极板连在一起共有1个节点，该节点对应第n+1到第n+m个比特；

n个C2C电容阵列单元中第1个比特对应的节点与冗余电容相连接，为电容阵列结构的输入端，第n个比特对应的节点与第n+1个比特到第n+m个比特对应的节点相连，为电容阵列结构的输出端，每个节点下端的电容的下极板连接一个选择接地或接电源的选择开关。

本发明的有益效果：本发明混合型DAC电容阵列结构，其将C2C电容阵列单元和二进制电容阵列单元相结合，从而兼有了二进制权重电容阵列结构(CBW)精度高、带衰减电容阵列结构(BWA)功耗低的优点，通过控制C2C电容阵列单元和二进制电容阵列单元的组成比例，能更好的满足各种模拟电子设备对低功耗、高精度的需求。

附图说明

图1为混合型DAC电容阵列结构的电路原理图。

图2为取7组C2C电容阵列单元和3组二进制电容阵列单元用于单端SARADC中的SAR ADC架构图。

图3为取7组C2C电容阵列单元和3组二进制电容阵列单元用于双端SARADC中的SAR ADC架构图。

具体实施方式

下面结合附图和实施例对本发明作进一步描述。

实施例一，如图1所示，本实施例混合型DAC电容阵列结构：包括n个C2C电容阵列单元、m个二进制电容阵列单元、以及一个冗余电容，n个C2C单元对应从第0个到第n个比特，m个二进制电容阵列单元对应第n+1个到第n+m个比特，其中m+n＝总比特数；

n个C2C电容阵列单元中共有n个电容值为C的单位电容，n-1个电容值为2*C的电容，每个电容值为C的单位电容的上极板为相应比特所对应的节点，n个C2C电容阵列单元中共有n个节点，相邻的两个节点间用电容值为2*C的电容相连接；

m个二进制电容阵列单元中共有m个电容值依次为2¹*C,2²*C…2^m*C的电容，且各电容的上极板连在一起共有1个节点，该节点对应第n+1到第n+m个比特；