[发明专利]可编程高速差分接口

权利要求书

1.一种可编程高速差分接口，其特征是：包括输入通道（1）、输出通道（2）和控制模块（3），输入通道（1）用于接收外部差分数据和差分时钟信号，转换后给内部输入并行数据和同步时钟信号，输出通道（2)用于接收内部的并行数据和同步时钟信号，转换后输出差分数据和差分时钟给外部，控制模块（3）控制输入通道（1）输入数据和控制输出通道（2）输出数据；所述输入通道（1）包括差分LVDS接收模块（11)、输入时钟调整模块(13)和数据输入装箱模块(12)，差分LVDS接收模块(11)将外部输入的LVDS信号转换为单端LVCMOS信号后输出给数据输入装箱模块(12)，并反馈外部数据输入状态给控制模块(3)，同时将外部输入的差分时钟信号输出给输入时钟调整模块(13)；输入时钟调整模块(13)将差分时钟信号转换为多组互补时钟信号输出给数据输入装箱模块(12)，同时将差分时钟信号进行不同的延迟处理后输入给内部；数据输入装箱模块(12)根据多组互补时钟信号将单端LVCMOS信号转换为并行数据输入给内部；所述输出通道(2)包括差分LVDS发送模块(21)、输出时钟调整模块(23)和数据输出装箱模块(22)，输出时钟调整模块(23)将内部的同步时钟信号经过延迟处理后转换为多组互补时钟信号输出给数据输入装箱模块(22)，同时将同步时钟信号进行不同的延迟处理后输出给差分LVDS发送模块（21），数据输出装箱模块（22）根据互补时钟信号将内部输出的并行数据转换为单端LVCMOS信号输出给差分LVDS发送模块（21），差分LVDS发送模块（21）将单端LVCMOS信号转换为LVDS信号输出同时输出差分时钟信号，所述差分LVDS接收模块（11）包括多个差分LVDS接收单元，所述数据输入装箱模块（12）包括多个数据输入通道（4）和可配置FIFO单元，每个数据输入通道（4）对应一个差分LVDS接收单元，所述数据输入通道（4）包括同步寄存器组（41）、锁存器阵列组（42）、锁存控制器（43），同步寄存器组（41）为数据输入通道（4）输入端，锁存器阵列组（42）为数据输入通道（4）输出端，同步寄存器组（41）包括寄存器一（411）和寄存器二（412），所述锁存器阵列组（42）包括锁存器阵列一（421）和锁存器阵列二（422），寄存器一（411）输出数据给锁存器阵列一（421），寄存器二（412）输出数据给锁存器阵列二（422），锁存控制器（43）控制锁存器阵列组（42）根据互补时钟信号进行数据锁存，锁存器阵列组（42）将锁存的数据信号输出给可配置FIFO单元，寄存器一（411）和锁存器阵列一（421）的接受的时钟信号相同，寄存器二（412）和锁存器阵列二（422）的接受的时钟信号相同，锁存器阵列一（421）和锁存器阵列二（422）接受的时钟信号互补。

2.根据权利要求1所述的可编程高速差分接口，其特征是：所述差分LVDS接收单元包括LVDS接收器、可配置内置电阻单元、失效检测单元和非门，LVDS接收器接收差分信号并转换为单端LVCMOS数字信号，可配置内置电阻单元根据控制模块的控制信号跨接在LVDS接收器的差分信号输入端，失效检测单元接入在外部信号输入端，LVDS接收器的输出端与失效检测单元输出端并行接入非门后输出单端LVCMOS信号。

3.根据权利要求2所述的可编程高速差分接口，其特征是：所述失效检测单元用于检测输入短路、输入断路和输入信号低于阈值三种状态。

4.根据权利要求1所述的可编程高速差分接口，其特征是：所述可配置FIFO单元包括数据汇聚接口、FIFO访问控制器和硬件FIFO，数据汇聚接口将接收到的数据汇聚，在FIFO访问控制器控制下，完成对硬件FIFO写入操作。

5.根据权利要求1所述的可编程高速差分接口，其特征是：所述输入时钟调整模块（13）包括输入DLL阵列单元（131）、输入时钟选择单元（132）、时钟整形单元（133）、时钟分配单元（134）和输入时钟控制器单元（135），输入DLL阵列单元（131）将输入的时钟信号延迟为多个不同相位的时钟信号输出给输入时钟选择单元（132），输入时钟选择单元（132）选择一组互补时钟信号输出给时钟整形单元（133）进行整形，整形后的互补时钟信号经时钟分配单元（134）处理分配输出，输入时钟控制器单元（135）控制输入时钟选择单元（132）、时钟整形单元（133）、时钟分配单元（134）处理时钟信号。