[发明专利]一种基于可编程增益放大器的自动控制装置在审
申请号: | 201510023691.1 | 申请日: | 2015-01-16 |
公开(公告)号: | CN104617903A | 公开(公告)日: | 2015-05-13 |
发明(设计)人: | 张晓林;李鑫;申晶;侯冰;翟文强 | 申请(专利权)人: | 北京航空航天大学 |
主分类号: | H03G3/20 | 分类号: | H03G3/20 |
代理公司: | 北京永创新实专利事务所 11121 | 代理人: | 赵文颖 |
地址: | 100191*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 基于 可编程 增益 放大器 自动控制 装置 | ||
1.一种基于可编程增益放大器的自动控制装置,包括可编程增益放大器、模数转换器和SPI接口;
可编程增益放大器接收中频信号并进行放大,输出模拟中频信号给模数转换器,模数转换器对该放大后的模拟信号进行采样,输出八位数字信号给SPI接口,SPI接口将接收自模数转换器的数字信号传输给数字基带,同时接收数字基带反馈的七位PGA控制字信号并将其传输给可编程增益放大器。
2.根据权利要求1所述的一种基于可编程增益放大器的自动控制装置,所述的可编程增益放大器包括四个固定增益放大器、一个可变增益放大器和输出缓冲级;
四个固定增益放大器分别为Amplifier1、Amplifier2、Amplifier3、Amplifier4,均采用吉尔伯特结构,可变增益放大器为Amplifier5,输出缓冲级为buffer电路,通过七位数字控制字来控制增益大小,前四位控制字控制放大器Amplifier1~4的工作与否,后三位控制字经过译码器后控制放大器Amplifier5的增益值;
Amplifier1和Amplifier2两个正增益放大器为输入输出级联结构,并通过控制字对开关电路的控制,能够全部不工作、任意一个单独工作或两个个同时工作,提供不同的正增益;Amplifier4与上述两个放大器的级联结构并联,提供负增益,经由控制字对开关电路的控制,输入信号从Amplifier1~2或是Amplifier4中的一路通过;并联结构之后再按次序级联Amplifier3、Amplifier5和buffer电路。
3.根据权利要求2所述的一种基于可编程增益放大器的自动控制装置,所述的固定增益放大器包括偏置电路、放大电路、负载电路和负载偏置电路;
偏置电路为晶体管M0,通过输入的直流电压Vbias来给放大回路提供直流工作电流,源极直接接地,栅极输入控制电压Vbias,漏极连接差分对第一晶体管M1和第二晶体管M2的源极,为其提供工作电流;
放大电路包括三个差分对,第一个为第一晶体管M1和第二晶体管M2、第二个为第三晶体管M3和第四晶体管M4、第三个为第五晶体管M5和第六晶体管M6;这三个差分对组成标准的吉尔伯特电路,输入信号Vin+、Vin-由第一晶体管M1和第二晶体管M2的栅极进入,第一 晶体管M1和第二晶体管M2的源极连接在一起并与偏置晶体管M0的漏极相连,第一晶体管M1的漏极与差分对第三晶体管M3、第四晶体管M4的源极相连,第二晶体管M2的漏极与差分对第五晶体管M5、第六晶体管M6的源极相连,同时第三晶体管M3和第六晶体管M6的栅极、第四晶体管M4和第五晶体管M5的栅极分别连接在一起并由外部输入电压信号,第三晶体管M3和第五晶体管M5的漏极相连、第四晶体管M4和第六晶体管M6的漏极相连作为输出信号的两个端口;
负载电路包括第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第一电阻R1和第二电阻R2,其中第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10组成有源负载;第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10的源极连接在一起与电源电压VDD相连;栅极连接在一起与负载偏置电路第十二晶体管M12、第十四晶体管M14的漏极相连;第七晶体管M7、第八晶体管M8的漏极与第三晶体管M3、第五晶体管M5的漏极以及第一电阻R1的一端相连作为输出信号的一端;第九晶体管M9、第十晶体管M10的漏极与第四晶体管M4、第六晶体管M6的漏极以及第二电阻R2的一端相连作为输出信号的另一端;第一电阻R1和第二电阻R2的另外一端连接在一起并给负载偏置电路中的第十一晶体管M11栅极提供电压。
负载偏置电路包括偏置晶体管第十五晶体管M15、差分对晶体管第十一晶体管M11、第十二晶体管M12和有源负载晶体管第十三晶体管M13、第十四晶体管M14,负载偏置电路同时也是一个简单的差分放大电路,用以给电路的有源负载提供栅极电压;其中第十五晶体管M15的源极直接接地,栅极输入控制电压Vbias,漏极连接差分对第十一晶体管M11和第十二晶体管M12的源极,为其提供工作电流;第十一晶体管M11的栅极与的第一电阻R1和第二电阻R2连接,漏极与第十三晶体管M13的源极、栅极和第十四晶体管M14的栅极相连;第十二晶体管M12的栅极连接外部电压Vref,漏极与第十四晶体管M14的漏极相连,并连接第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10的栅极;第十三晶体管M13、第十四晶体管M14的源极连接在一起与电源电压VDD相连。
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