[发明专利]三维集成电路的静电保护电路

说明书

技术领域

本发明涉及集成电路静电保护电路设计领域，尤其涉及一种三维集成电路的静电保护电路。

背景技术

集成电路在制造、装配和测试或在最终的应用中，很容易遭受到制造或者使用过程中的破坏性静电放电(ESD)，从而使得集成电路受到静电的损伤。

现有技术中，三维集成电路的静电保护电路的电路图参考图1所示，包括：底层静电保护电路1、中间层静电保护电路2以及顶层静电保护电路3，底层静电保护电路1、中间层静电保护电路2以及顶层静电保护电路3中包括有第一电位端VDD、第二电位端VSS、输入/输出引脚10、ESD保护单元20，底层静电保护电路1的第一电位端VDD和中间层静电保护电路2种的第一电位端VDD之间通过一ESD保护单元20和一ESD总线30连接，中间层静电保护电路2的第一电位端VDD和顶层静电保护电路3的第一电位端VDD之间通过一ESD保护单元20和一ESD总线30连接。底层静电保护电路1的第二电位端VSS和中间层静电保护电路2种的第二电位端VSS之间通过一ESD保护单元20和另一ESD总线40连接，中间层静电保护电路2的第二电位端VSS和顶层静电保护电路3的第二电位端VSS之间通过一ESD保护单元20和另一ESD总线40连接。

在对电路进行静电保护测试时，以输入/输出引脚A和输入/输出引脚B之间的静电放电通路为例，当电路中的输入/输出引脚A上产生静电脉冲，静电脉冲释放的回路包括图1中实线箭头和虚线箭头两条，两条静电脉冲回路均需要通过多个ESD放电单元和ESD总线，到达接地端的输入/输出引脚B。因此，电流经过的路径较长，回路上的电阻较大，使得静电放电的效果不好。而且，现有技术中需要多个电源总线，使得制备的整体电路的尺寸较大。

发明内容

本发明的目的在于，提供一种三维集成电路的静电保护电路，减小静电放电通路的路径，减小整体电路的尺寸。

为解决上述技术问题，本发明提供一种三维集成电路的静电保护电路，包括：

第一级保护电路、第二级保护电路和第三级保护电路，所述第一级保护电路、所述第二级保护电路和所述第三级保护电路分别包括一静电保护模块；

其中，所述静电保护模块包括一第一电位端和一第二电位端、至少一输入/输出引脚、至少一第一电位端引脚以及至少一第二电位端引脚，所述输入/输出引脚、所述第一电位端引脚以及所述第二电位端引脚分别与所述第一电位端和所述第二电位端连接；

所述第一级保护电路中的第一电位端、所述第二级保护电路中的第一电位端和所述第三级保护电路中的第一电位端同时连接在第一电源总线上；

所述第一级保护电路中的第二电位端、所述第二级保护电路中的第二电位端和所述第三级保护电路中的第二电位端同时连接在第二电源总线上。

可选的，每个所述输入/输出引脚与所述第一电位端之间串联一静电保护单元，每个所述输入/输出引脚与所述第二电位端之间串联一静电保护单元。

可选的，所述静电保护模块所述包括两个输入/输出引脚。

可选的，每个所述第一电位端引脚与所述第一电位端之间串联一静电保护单元，每个所述第一电位端引脚与所述第二电位端之间串联一静电保护单元。

可选的，所述静电保护模块所述包括两个第一电位端引脚。

可选的，每个所述第二电位端引脚与所述第一电位端之间串联一静电保护单元，每个所述第二电位端引脚与所述第二电位端之间串联一静电保护单元。

可选的，所述静电保护模块所述包括两个第二电位端引脚。

可选的，所述静电保护模块中的所述第一电位端和所述第二电位端之间串联一静电保护单元。

可选的，所述静电保护单元为一NMOS晶体管，或者一寄生晶闸管，或者寄生晶闸管、反相器回路和NMOS晶体管的组合电路。

可选的，所述第一级保护电路中的第一电位端、所述第二级保护电路中的第一电位端和所述第三级保护电路中的第一电位端同时连接在一第一金属互连线上。

可选的，所述第一级保护电路中的第二电位端、所述第二级保护电路中的第二电位端和所述第三级保护电路中的第二电位端同时连接在一第二金属互连线上。

与现有技术相比，本发明三维集成电路的静电保护电路，第一级保护电路、第二级保护电路以及第三级保护电路各自的第一电位端同时连接在第一电源总线上，而且第一级保护电路、第二级保护电路以及第三级保护电路各自的第二电位端同时连接在第二电源总线上，使得静电放电通路的路径缩短，并且减少电源总线的条数，可以减小整体电路的尺寸。

附图说明