[发明专利]静电保护电路

说明书

技术领域

本发明涉及集成电路静电保护电路设计领域，尤其涉及一种应用于低噪声放大器电路的静电保护电路设计。

背景技术

低噪声放大器(Low-Noise Amplifier，LNA)作为射频前端的关键模块，其性能对整个系统起着决定性的作用。低噪声放大器要求具有较低噪声的同时又能提供一定的增益，从而来抑制混频器等后续模块的噪声。

现有技术中，对于低噪声放大器电路的静电保护电路图参考图1所示，包括第一输入/输出引脚1、第二输入/输出引脚2、低噪声放大器3、钳位电路4、第一二极管结构5、第二二极管结构6，电源输出端VDD以及接地端GND，当第一输入/输出引脚1中产生静电脉冲时，电荷沿第一二极管结构5、电源输出端VDD、钳位电路4、接地端GND，再经过第二二极管结构6结构释放到第二输入/输出引脚2，第二输入/输出引脚2接地，电荷释放到LAN电路结构的外部，电流方向如图1中箭头方向所示。

但是，图1中静电脉冲释放过程中，电流的通路上的电阻较大，使得在电流通路过程中，形成较大的压降，使得静电脉冲的第一输入/输出引脚上的电位很难钳位住，使得静电保护过程失效。

发明内容

本发明的目的在于，提供一种静电保护电路，采用寄生晶闸管的静电保护电路，提高静电保护能力。

为解决上述技术问题，本发明提供一种静电保护电路，包括：

第一输入/输出引脚、第二输入/输出引脚、电源输出端、接地端、钳位电路和功能单元，所述功能单元分别与所述第一输入/输出引脚、所述第二输入/输出引脚、所述电源输出端和所述接地端连接，所述钳位电路分别所述电源输出端和所述接地端连接；

第一寄生晶闸管，所述第一寄生晶闸管包括位于第一半导体衬底内相邻的第一N阱和第一P阱，位于所述第一N阱表面且相互隔离的第一N型连接区和第一P型掺杂区，位于所述第一P阱表面且相互隔离的第一P型连接区和第一N型掺杂区，其中，所述第一N型连接区远离所述第一P阱，并连接所述电源输出端，所述第一P型掺杂区靠近所述第一P阱，并连接所述第一输入/输出引脚，所述第一N型掺杂区靠近所述第一N阱，并连接所述第二输入/输出引脚，所述第一P型连接区远离所述第一N阱，并连接所述接地端，并且所述第一P型掺杂区和所述第一N型掺杂区之间相互隔离；以及

第二寄生晶闸管，所述第二寄生晶闸管包括位于第二半导体衬底内相邻的第二N阱和第二P阱，位于所述第二N阱表面且相互隔离的第二N型连接区和第二P型掺杂区，位于所述第二P阱表面且相互隔离的第二P型连接区和第二N型掺杂区，其中，所述第二N型连接区远离所述第二P阱，并连接所述电源输出端，所述第二P型掺杂区靠近所述第二P阱，并连接所述第二输入/输出引脚，所述第二N型掺杂区靠近所述第二N阱，并连接所述第一输入/输出引脚，所述第二P型连接区远离所述第二N阱，并连接所述接地端，并且所述第二P型掺杂区和所述第二N型掺杂区之间相互隔离。

可选的，所述钳位电路包括RC回路、反相器电路，所述反相器电路包括第一PMOS晶体管和第一NMOS晶体管。

可选的，所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的漏极通过一第一节点相连，所述第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极通过一第二节点相连。

可选的，所述第一PMOS晶体管的源极连接所述电源输出端，所述第一NMOS晶体管的源极连接所述接地端。

可选的，所述反相器电路还包括第二NMOS晶体管，所述第二NMOS晶体管的栅极与所述第一节点连接。

可选的，所述第二NMOS晶体管的源极与所述第一NMOS晶体管的源极连接，所述第二NMOS晶体管的漏极与所述第一PMOS晶体管的源极连接。

可选的，所述RC回路包括一第一电阻和第一电容，所述第一电阻的一端和所述第一电容的一端连接形成的耦合点与所述第二节点连接。

可选的，所述第一电阻的另一端连接所述电源输出端，所述第一电容的另一端连接所述接地端。

可选的，所述第一晶闸管还包括一位于所述第一P阱表面的第一触发电压调整区，所述第一触发电压调整区位于所述第一P型掺杂区和所述第一N型掺杂区之间，并且与所述第一P型掺杂区和所述第一N型掺杂区相互隔离。

可选的，所述第一触发电压调整区连接所述第一节点。