[发明专利]超速时延测试时钟生成器

说明书

技术领域

本发明涉及集成电路设计领域，具体涉及一种超速时延测试时钟生成器。

背景技术

随着超大规模集成电路的特征尺寸越来越小，芯片的时钟频率却逐渐提高。在芯片的制造过程中，芯片中存在的小时延缺陷越来越普遍。当芯片的小时延缺陷在时隙值很小的一个通路上被激活时，将会导致芯片发生定时失效。此外，小时延缺陷易于随着芯片中的使用过程发生老化，如阻性开路引起的小时延缺陷，随着芯片的使用，阻性开路缺陷很可能会由于电迁移效应的影响而变成完全开路，从而使得芯片发生功能失效。

在芯片出厂前，通常需要对芯片进行时延测试以确保其在额定的时钟频率下正确工作。超速时延测试通过应用比电路功能时钟频率更高的测试时钟对芯片进行测试，降低芯片测试时被测通路的时隙值，从而为芯片的小时延缺陷提供一种有效的检测手段。

通过高速的外部测试仪来对芯片进行超速时延测试，其实现代价将非常昂贵。此外，测试时钟的频率也非常容易受到寄生电阻、寄生电容和传输线阻抗等影响。

中国专利号ZL201010033983.0中公开了一种测试时钟生成模块，其中图1仅示出了用于生成超速测试时钟的主要电子元器件，为了更清楚地描述其中的时延控制子模块，在图1中增加和修改了附图标记。

时延控制装置10包括多级时延控制级(图1仅示出了其中的两级时延控制级11、12)，每一级时延控制级包括第一输入端、第二输入端、第一输出端和第二输出端。每一级时延控制级的第一输出端连接至下一级时延控制级的第一输入端；且每一级时延控制级的第二输出端连接至下一级时延控制级的第二输入端。其中第一级时延控制级(图1是时延控制级11)的第一输入端和第二输入端连接在一起作为时延控制装置10的输入端103。最后一级时延控制级(图1是时延控制级12)的第一输出端作为时延控制装置10的第一输出端101，最后一级时延控制级的第二输出端作为时延控制装置10的第二输出端102。时延控制装置10的输入端103至或门51的一个输入端形成第一传输路径，且输入端103至或门51的另一个输入端形成第二传输路径。

每一级时延控制级的电路结构完全相同。时延控制级12包括触发器121、上部延迟单元122、多路选择器123、下部延迟单元124、多路选择器125、第一输入端126和第二输入端127。下部延迟单元124的时延值大于上部延迟单元122的时延值。时延控制级12的第一输入端126分别通过导线和上部延迟单元122连接至多路选择器123的第一输入端和第二输入端，且多路选择器123的输出端作为时延控制级12的第一输出端。时延控制级12的第二输入端127分别通过导线和下部延迟单元124连接至多路选择器125的第一输入端和第二输入端，且多路选择器125的输出端作为时延控制级12的第二输出端。触发器121的输出端Q的状态位由扫描输入信号SI的控制位确定，且其输出端Q连接至多路选择器123和125的选择信号端。

其中图1中的CCLK表示提供给时延控制装置10中的触发器的时钟信号。图1中的RESET信号用于给触发器提供复位信号。图1中的GSEN表示全局扫描使能信号。

通过控制时延控制装置10中串行连接的触发器的状态位，从而控制时延控制装置10的输入端103接收的触发信号TRIGGER(上升沿)在第二传输路径与在第一传输路径的时延差(即图3的超速测试时钟TCLK的加载边缘和捕获边缘的时延差)。从而在芯片片内生成期望频率的超速时延测试时钟并对芯片进行超速时延测试，能够有效地检测芯片中的小时延缺陷。

但是，在芯片的制造过程中，由于工艺参数难以精确控制，下部延迟单元124与上部延迟单元122的时延差偏离所设计的时延差。上升沿的触发信号TRIGGER在第二传输路径与第一传输路径的时延差也将偏离所设计的时延差，从而导致在芯片片内生成的超速测试时钟的真实频率偏离于所期望的频率，降低了芯片片内超速时延测试的效果。因此，目前需要精确测量出超速时延测试时钟的真实频率。

发明内容

针对上述问题，本发明的一个实施例提供了一种超速时延测试时钟生成器，包括：

触发和振荡信号输出电路，包括第一输入端和第二输入端，用于选择性输出所述第一输入端接收的触发信号或所述第二输入端接收的第一振荡输入信号或第二振荡输入信号；

时延控制装置，用于将所述触发和振荡信号输出电路的输出信号进行时延处理后输出第一输出信号和第二输出信号，其中所述第一输出信号和第二输出信号之间存在时延差；