[发明专利]为了性能和栅极填充而优化栅极剖面

说明书

技术领域

实施例总体上涉及半导体工艺，并且更具体地涉及为了半导体器件的增加的性能和金属栅极填充而优化栅极剖面。

背景技术

半导体芯片的性能高度依赖于在半导体芯片上制造的晶体管器件的数量。例如，中央处理单元的性能随着其逻辑器件的数量增加而增加。然而，严格地增加晶体管器件的数量增加了晶体管器件所占据的基板面的量，这导致在芯片的整体尺寸上的有害增加。因此，为了最大化芯片上所形成的晶体管器件的数量，行业领导者寻找缩小每个晶体管器件的尺寸的方式。缩小晶体管器件的尺寸允许增加数量的晶体管器件形成在单个半导体芯片上而不明显增加芯片的整体尺寸。用于最小化晶体管器件尺寸的技术包括减小晶体管器件的栅极叠置体的尺寸。减小栅极叠置体的尺寸允许其它晶体管器件的部件在尺寸上相对减小，从而产生更小的器件。

附图说明

图1示出了非平面finFET器件的常规栅极叠置体的等距视图。

图2示出了根据本发明的实施例的具有非平面finFET器件的良好填充剖面的栅极叠置体的等距视图。

图3A-3C示出了根据本发明的实施例的在牺牲栅极材料上形成图案化掩模的方法的等距视图。

图3D-1示出了根据本发明的实施例的形成具有良好填充剖面的牺牲栅极结构的方法的等距视图。

图3D-2示出了根据本发明的实施例的相对于背景中的鳍状物的前景中的牺牲栅极结构的截面视图。

图3E-3G示出了根据本发明的实施例的形成具有良好填充剖面的栅极叠置体的方法的等距视图。

图4示出了实施本发明的一个或多个实施例的内插件。

图5示出了根据本发明的实施例构建的计算设备。

具体实施方式

本文中所描述的是通过使用具有良好填充剖面的牺牲栅极结构来形成栅极叠置体的系统和方法。在以下描述中，将使用本领域技术人员常用的术语来描述说明性实施方式的各个方面，以将其工作的实质传达给本领域的其他技术人员。然而，对于本领域技术人员而言显而易见的是，可以仅利用所述方面中的一些来实践本发明。出于解释的目的，阐述了具体的数字、材料和构造，以便提供对说明性实施方式的透彻理解。然而，对于本领域技术人员显而易见的是，可以在没有具体细节的情况下实践本发明。在其它实例中，省略或简化了公知的特征，以免使得说明性实施方式难以理解。

将以最有助于理解本发明的方式依次将各种操作描述为多个分立操作，然而不应将描述的次序解释为暗示这些操作必定是顺序相关的。具体而言，这些操作不必按照所呈现的次序执行。

目前，半导体器件的常规栅极叠置体被形成为具有沿着其整个高度的一个均匀厚度。图1示出了具有示例性常规栅极叠置体112的非平面器件。非平面器件可以是finFET 100，例如三栅极场效应晶体管，其包括半导体衬底102和形成在半导体衬底102上方的鳍状物104。鳍状物104可以是衬底102的部分，以使得鳍状物104和衬底102形成一个单片结构。浅沟槽隔离(STI)103可以形成在衬底102上并且在鳍状物104周围。鳍状物104可以在STI 103上方延伸。可以包括由功函数金属层116和填充金属层118形成的栅极电极的栅极叠置体112可以形成在鳍状物104的沟道区110之上。栅极叠置体112还可以包括设置在沟道区110与功函数金属层116之间的栅极电介质114。一对源极区和漏极区106/108可以形成在鳍状物104内并且在沟道区110的相对侧上。

如图1中所示，常规栅极叠置体112具有宽度120，宽度120沿着其整个高度122是均匀的。位于栅极电极112的底部处的宽度120也可以被称为“栅极长度”，宽度120可以代表源极区106与漏极区108之间的距离。在实施例中，栅极叠置体112具有大高宽比。具有大高宽比的结构具有大体上大于其宽度的高度。例如，栅极高度122可以大体上大于栅极长度120。在实施例中，finFET器件100的栅极叠置体112具有至少5比1的高宽比。