[发明专利]使用低压工艺制造的高压器件

说明书

相关申请的交叉引用

本申请要求于2013年11月21日提交的美国临时专利申请No.61/907,235“HighVoltageDeviceFabricatedUsingLow-VoltageProcesses”的益处，其内容通过参考完全结合在本公开中。

背景技术

对硅-氧化物-氮化物-氧化物-硅(SONOS)非易失性存储器编程要求相对于在器件上使用的其它电压的介质高或者高编程电压。用于提供这些编程电压的器件应该具有充分高的结击穿电压，并且通常使用比标准I/O器件更厚的栅极氧化物层被制造，以增加栅极击穿电压。将这些器件的形成结合到现有互补金属氧化物半导体(CMOS)制造工艺中通常涉及附加掩模和不是传统CMOS制造工艺的一部分的工艺步骤。

更特别地，为了实现足够的栅极和结击穿电压，现有高(高于10V)或者介质高(5V至10V)电压器件特别是在限定这些器件的有源区的浅沟槽隔离(STI)区的边缘处、以及前述较厚栅极处使用定制的掺杂轮廓，这所有均致使降低产量。

发明内容

根据本发明的一方面，公开了可以使用传统CMOS工艺制造的高压(5V至10V)晶体管，而不需要设置附加掩模和其它工艺步骤。晶体管包括包围至少漏极区并且可选地源极区的轻掺杂区。轻掺杂区朝向由浅沟槽隔离(STI)的内边缘限定的有源区的边缘向外延伸，然而轻掺杂区的外边缘与浅沟槽隔离的内边缘分隔开。

附图说明

图1是根据本发明的一方面的高压晶体管的示意性布局的顶视图。

图2是在跨沟道的宽度的方向上沿着线2-2获得的图1的高压晶体管的布局的截面图。

图3是在沿着沟道的漏极边缘的方向上沿着栅极的漏极边缘附近的线3-3获得的图1的高压晶体管的布局的截面图。

图4是根据本发明的另一方面的高压晶体管的示例性布局的顶视图。

图5是在跨沟道的宽度的方向上沿着线5-5获得的图4的高压晶体管的布局的截面图。

图6是在沿着沟道的漏极边缘的方向上沿着栅极的漏极边缘附近的线6-6获得的图4的高压晶体管的布局的截面图。

图7是示出用于本发明的高压晶体管的示例性制造工艺的流程图。

具体实施方式

本领域普通技术人员将认识到，本发明的以下描述仅是示例性的，并且不以任何方式限制。本发明的其它实施方式容易将它们本身提供给这样的本领域技术人员。关于在P-阱中形成的n-沟道器件特别描述以下实施方式，将理解，在N-阱中形成的p-沟道器件类似地形成。

参考图1至图3，顶视图和截面图示出根据本发明的一方面制造的高压晶体管10的示例性布局，其中，晶体管的漏极侧从扩散边缘被回撤(pullback)。图1是顶视图，图2是在跨沟道的宽度的方向上沿图1的线2-2获得的截面图，并且图3是在沿着沟道的漏极边缘的方向上沿着在栅极的漏极边缘附近的图1的线3-3获得的截面图。

高压晶体管10的有源区是位于浅沟槽隔离区14内的p-阱区12。N+源极区16和N+漏极区18形成在p-阱12中。轻掺杂漏极(LDD)区20和22分别包围源极区16和漏极区18，并且在源极和漏极之间限定沟道。栅极24在沟道之上设置在基板上方并且与基板绝缘。隔离物26形成在栅极的侧边缘上，以通过阻挡在本领域中已知的栅极边缘处的较高源极/漏极注入物制造形成LDD区20和22。在典型实施方式中，LDD掺杂水平在约5e16cm^-3与5e17cm^-3之间，并且源极/漏极注入物掺杂在约1e19cm^-3与1e20cm^-3之间。隔离物在图2中示出但是在图1中未被指示以避免使附图复杂化。

如图2中所示，p-阱扩散12中的LDD区域22的从晶体管10的漏极18向外延伸的边缘与本发明中的STI区域的内边缘向内分隔开，如在参考标号28a处所示的。在典型实施方式中，包围漏极区18的漏极LDD区22与STI区14的内边缘向内分隔开约100nm与500nm之间。扩散边缘是由于这些区域中存在最高电场而导致器件通常被首次击穿的位置。在沟道宽度的边缘处，即在由图1中的箭头28b并且通过图3中的参考标号28b指示的栅极24的端部边缘附近，还执行该向内分隔开。如从图1和图3的检验可以看出，栅极24的端部在28b处延伸超过LDD区的外边缘，并且甚至延伸到在晶体管有源区的STI边界上方的区域中。