[发明专利]用于减少在存储器读存取期间的电力假信号的静态随机存取存储器(SRAM)全局位线电路及其相关方法和系统

说明书

本发明揭示用于减少在读存取期间的假信号的静态随机存取存储器SRAM全局位线电路及其相关方法和系统。SRAM中的全局位线方案可以减少输出负荷，从而减少电力消耗。在某些实施例中，SRAM包含SRAM阵列。所述SRAM包含用于每一SRAM阵列的列的全局位线电路。每一全局位线电路包含存储器存取电路，所述存储器存取电路预充电对应于SRAM阵列中的位单元的局部位线。将从所选择位单元读取的数据从其局部位线读取到聚合的读位线(局部位线的聚合)上。所述SRAM包含将数据从聚合的读位线发送到全局位线上的位线评估电路。基于时钟触发的下降转变将数据发送到所述全局位线上，而不是基于时钟触发的上升转变发送数据。可以采用全局位线方案以减少假信号和电力消耗的增加。

优先权要求

本申请案主张2013年11月26日递交的发明名称为“用于减少在存储器读存取期间的电力假信号的静态随机存取存储器(SRAM)全局位线电路及其相关方法和系统(STATICRANDOM ACCESS MEMORY(SRAM)GLOBAL BITLINE CIRCUITS FOR REDUCING POWER GLITCHESDURING MEMORY READ ACCESSES,AND RELATED METHODS AND SYSTEMS)”的第14/090,288号美国专利申请案的优先权，所述美国专利申请案以全文引用的方式并入本文中。

技术领域

本发明的领域大体上涉及计算机存储器，且具体来说，涉及用于为存储器阵列提供存储器读存取输出的静态随机存取存储器(SRAM)全局位线。

背景技术

基于处理器的计算机系统包含用于数据存储的存储器。存在不同类型的存储器，每一类型具有某些独特的特征。例如，静态随机存取存储器(SRAM)是可以用于基于处理器的计算机系统的一类存储器。与(例如)动态读存取存储器(DRAM)不同，SRAM可以在不需要定期刷新存储器的情况下存储数据。SRAM含有在SRAM数据阵列中成行和成列组织的多个SRAM位单元(也称为“位单元”)。对于SRAM数据阵列中的任何指定行，SRAM数据阵列的每一列将含有在其中存储单个数据项或数据位的SRAM位单元。通过用于读操作和写操作的相应字线控制对所要SRAM位单元行的存取。为了从SRAM位单元读取数据，确证字线对应于存储器存取请求的存储器地址选择SRAM位单元的所要行。对于读操作(也称为“存储器读存取”)，从所选择的SRAM位单元读取的数据置于待提供给SRAM数据输出的局部位线上。对于写操作，待写入SRAM位单元的数据置于用于SRAM位单元的局部位线上。还可以采用互补局部位线以改进SRAM位单元中的噪声容限。此外，SRAM数据阵列可以具有多个数据子阵列或数据库，每一数据子阵列或数据库含有其自身的存取电路以及专用本地字线和位线以允许同时在多个数据子阵列中的存取。

除对应于特定位单元的局部位线之外，SRAM还可以采用全局位线的使用。全局位线可以用来聚合用于SRAM数据阵列的每一列的SRAM位单元的局部位线，以便一次输出对应于SRAM数据阵列的每一列中的仅一个位单元的数据。因为对于每一读操作字线仅可以选择SRAM数据阵列的一行，所以此聚合是可能的。因此，仅对应于由字线选择的行的每一列的位单元将使其数据读取到其局部位线上以用于指定读操作。没有数据值因聚合而丢失，因为仅对应于所选择的行并在全局位线上反映的局部位线具有从位单元读取的数据。相比于当将用于每个位单元的局部位线提供给SRAM数据输出时产生的负荷，此聚合提供了在SRAM数据输出上的更小的负荷。此更小的负荷允许SRAM数据输出由需要低驱动电流的晶体管构成，由此减少SRAM内的电力消耗。

虽然在SRAM中采用全局位线方案可以提供在SRAM数据输出上的较小输出负荷，但是在SRAM中采用全局位线会具有某些缺点。例如，在SRAM中采用全局位线方案可能导致在SRAM读操作期间的不希望的电力假信号。当在输出应等于逻辑‘0’值(例如，接地电压)的一段时间全局位线不当地设置为逻辑‘1’值(例如，电源轨电压)时会发生电力假信号。此类电力假信号可能是某些电路时序特征造成的。此外，由电力假信号引起的在全局位线上的错误的逻辑‘1’值增加了SRAM的电力消耗。