[发明专利]半导体装置及其制造方法

说明书

技术领域

本申请要求基于2013年9月30日提交的日本专利申请第2013-204162 号的优先权。该申请的全部公开内容以参照的方式援引于该说明书中。

本说明书公开一种关于具有异质结的半导体装置及其制造方法的技术。

背景技术

已知一种将被形成于异质结处的二维电气层作为沟道而使用的半导体装 置。在这种类型的半导体装置中，常闭型的开发正在推进，其中一个示例被 公开于日本特开2011-29507号公报中。在以下的说明中，将日本特开 2011-29507号公报称为专利文献1。在专利文献1的半导体装置中，在具有 异质结面的半导体层的表面的一部分处设置p型半导体层。并且，在该p型 半导体层的表面上设置n型半导体层，且在n型半导体层的表面上设置栅电 极。在专利文献1的半导体装置中，在未向栅电极施加导通电压时，从p型 半导体层延伸的耗尽层使二维电气层的一部分消失，从而实现常闭。此外， 在专利文献1的半导体装置中，通过在p型半导体层的表面上设置n型半导 体层，从而防止了在向栅电极施加有导通电压时栅电流流通的情况。

发明内容

在专利文献1的半导体装置中，通过向栅电极施加正电压，从而从p型 半导体层延伸至异质结面的耗尽层缩小，由此半导体装置接通。但是，当向 栅电极施加正电压时，反向偏压将被施加于n型半导体层与p型半导体层的 pn结，从而在该pn结的界面处形成耗尽层。由于向栅电压施加的正电压的 一部分被施加于n型半导体层与p型半导体层的pn结，因此从向栅电极施加 正电压起到延伸至异质结面的耗尽层缩小并形成二维电气层为止的时间会变 长。换言之，半导体装置的开关速度变慢。在本说明书中，公开一种改善了 开关速度的半导体装置及该半导体装置的制造方法。

本说明书中公开的技术的特征在于，在p型半导体层与栅电极之间设置 高电阻的p型半导体层。高电阻的p型半导体层能够抑制在向栅电极施加有 正电压时栅电流流通的情况。而且，在本说明所公开的半导体装置中，由于 栅电极的下方不存在pn结面，因此向栅电极施加有正电压时的响应性较好。 因此，本说明书中公开的半导体装置适用于高速的开关动作。

本说明书中公开的半导体装置具备：第一化合物半导体层；第二化合物 半导体层，其被设置在第一化合物半导体层上，并且与第一化合物半导体层 相比带隙较大；p型的第三化合物半导体层，其被设置在第二化合物半导体 层上的一部分处；p型的第四化合物半导体层，其被设置在第三化合物半导 体层上，并且与第三化合物半导体层相比为高电阻；栅电极，其被设置在第 四化合物半导体层上。

在本说明书中还提供上述半导体装置的制造方法。该制造方法包括：第 一工序，在第一化合物半导体层上形成与第一化合物半导体层相比带隙较大 的第二化合物半导体层；第二工序，在第二化合物半导体层上的一部分处形 成p型的第三化合物半导体层；第三工序，在第三化合物半导体层上形成与 第三化合物半导体层相比为高电阻的p型的第四化合物半导体层；第四工序， 在第四化合物半导体层上形成栅电极。

附图说明

图1表示第一实施例的半导体装置的剖视图。

图2表示半导体装置的第一制造方法的制造工序。

图3表示半导体装置的第一制造方法的制造工序。

图4表示半导体装置的第一制造方法的制造工序。

图5表示半导体装置的第二制造方法的制造工序。

图6表示半导体装置的第二制造方法的制造工序。

图7表示半导体装置的第二制造方法的制造工序。

图8表示第二实施例的半导体装置的剖视图。

具体实施方式

以下，记录几项本说明书中公开的实施例的技术上的特征。另外，以下 记录的事项分别单独地具有技术上的实用性。