[发明专利]测试装置和可测试性异步电路

说明书

一种测试装置和可测试性异步电路。测试装置包括：第一输入端(141)，第二输入端(142)，第三输入端(143)，第四输入端(144)，第五输入端(145)，第一选择器(110)，第二选择器(120)，D触发器(130)和第一输出端(151)；第一选择器(110)和第二选择器(120)的第一输入端与测试装置的第一输入端(141)连接；第一选择器(110)的第二输入端与测试装置的第二输入端(142)连接；第一选择器(110)的选择信号端与测试装置的第四输入端(144)连接；第一选择器(110)的输出端与D触发器(130)的D输入端连接；D触发器(130)的Q输出端与第二选择器(120)的第二输入端连接；D触发器(130)的时钟信号输入端与测试装置的第三输入端(143)连接；第二选择器(120)的选择信号端与测试装置的第五输入端(145)连接；第二选择器(120)的输出端与测试装置的第一输出端(151)连接。采用以上测试装置能够对异步电路进行测试。

技术领域

本发明涉及电路测试领域，并且更具体地，涉及测试装置和可测试性异步电路。

背景技术

超大规模集成电路(Very Large Scale Integration，VLSI)的制造包括数百道工艺流程，在制作过程中细微变化都可能导致芯片出现物理上的缺陷，导致芯片无法正常工作。

为了保证出厂芯片的品质，测试是半导体实现过程中一个必不可少的环节。测试实际上就是将一定的激励信号加载到需要检测的半导体产品的输入引脚，然后在它的输出引脚检测电路的响应，并将它与期望的响应相比较以判断电路是否有故障的过程。

可测试性设计(design for testablility，DFT)成为电路和芯片设计的重要环节，它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑，从而使芯片变的容易测试。基于扫描设计是可测试性设计中最常用的一种方法。它是指将电路中普通触发器(flip-flops)替换成具有扫描能力的扫描触发器，并且连接成扫描链。扫描链将内部的时序电路分割成小的组合电路，利用自动测试向量产生(Automatic Test PatternGeneration，ATPG)工具产生测试向量，通过扫描链将测试向量输入芯片的内部，该测试向量输入后产生的相应结果在芯片特定管脚串行输出，从而达到对触发器的取值进行控制和观测的目的。

然而，基于令牌(token)的异步电路中，没有系统时钟，所以不能通过扫描方式对电路进行测试。

发明内容

本发明实施例提供了一种测试装置和可测试性异步电路，能够对异步电路进行测试。

第一方面，提供了一种测试装置，包括：

第一输入端141，第二输入端142，第三输入端143，第四输入端144，第五输入端145，第一选择器110，第二选择器120，D触发器130和第一输出端151；

第一输入端141用于输入数据信号或对前一个被测电路进行测试后的测试结果；第二输入端142用于输入测试激励信号或前一测试装置输出的测试结果；第三输入端143用于输入时钟信号；第四输入端144用于输入选择信号；第五输入端145用于输入选择信号；

第一选择器110的第一输入端以及第二选择器120的第一输入端与测试装置的第一输入端141连接；

第一选择器110的第二输入端与测试装置的第二输入端142连接；

第一选择器110的选择信号端与测试装置的第四输入端144连接；

第一选择器110的输出端与D触发器130的D输入端连接；

D触发器130的Q输出端与第二选择器120的第二输入端连接；

D触发器130的时钟信号输入端与测试装置的第三输入端143连接；