[发明专利]用于稳定蚀刻后界面以使下一处理步骤之前的队列时间问题最小化的方法

说明书

提供了用于使用低温蚀刻工艺以及后续的界面保护层沉积工艺来蚀刻设置在基板上的电介质阻挡层的方法。在一个实施例中，用于蚀刻设置在基板上的电介质阻挡层的方法包括以下步骤：将基板转移至蚀刻处理腔室中，所述基板具有设置在所述基板上的电介质阻挡层；对电介质阻挡层执行处理工艺；在供应至蚀刻处理腔室中的蚀刻气体混合物中远程地生成等离子体以蚀刻设置在所述基板上的经处理电介质阻挡层；对所述电介质阻挡层进行等离子体退火以将所述电介质阻挡层从所述基板去除；以及将所述电介质阻挡从所述基板去除之后，形成界面保护层。

发明的背景

技术领域

本发明的实施例大体上关于用于形成半导体器件的方法。更具体而言，本发明的实施例大体上关于用于制造半导体器件的蚀刻电介质阻挡层以及随后的界面保护层沉积工艺的方法。

背景技术

可靠地生产亚半微米和更小的特征是半导体器件的下一代超大规模集成(verylarge scale integration；VLSI)和极大规模集成(ultra large-scale integration；ULSI)的关键技术挑战中的一项。然而，随着电路技术的极限被推动，VLSI和ULSI互连技术的缩小的尺寸已对处理能力提出了额外的要求。栅极结构在基板上的可靠的形成对于VLSI与ULSI的成功以及对于增加单个基板和管芯的电路密度和质量的持续工作是重要的。

通常在蚀刻结构期间使用经图案化的掩模(诸如，光阻剂层)，所述结构诸如，基板上的栅极结构、浅沟槽隔离(shallow trench isolation；STI)、位线等，或后端双重式金属镶嵌(damascene)结构。常规意义上通过使用光刻工艺来将具有所需的关键尺寸的图案以光学方式转移至光阻剂层来制造经图案化的掩模。随后，光阻剂层经显影以移除光阻剂的不需要的部分，由此在其余的光阻剂中产生开口。

随着集成电路部件的尺寸减小(例如，减小至亚微米尺寸)，必须仔细地选择用于制造此类部件的材料以获得令人满意的电性能水平。例如，当相邻的金属互连体之间的距离/或隔离互连体的电介质块状绝缘材料的厚度具有亚微米尺寸时，在金属互连体之间发生容性耦合的可能性较高。相邻的金属互连体之间的容性耦合可能导致串扰和/或电阻-电容(resistance-capacitance；RC)延迟，所述串扰和/或RC延迟使集成电路的整体性能降级且可使电路无法操作。为了使相邻的金属互连体之间的容性耦合最小化，需要低介电常数的块状绝缘材料(例如，小于约4.0的介电常数)。低介电常数的块状绝缘材料的示例包括二氧化硅(SiO₂)、硅酸盐玻璃、氟硅酸盐玻璃(fluorosilicate glass；FSG)和掺碳氧化硅(SiOC)，等等。

另外，经常利用电介质阻挡层来将金属互连体与电介质块状绝缘材料分开。电介质阻挡层使金属从互连体材料至电介质块状绝缘材料中的扩散最小化。金属至电介质块状绝缘材料中的扩散是不合意的，因为此类扩散可能影响集成电路的电性能，或使电路无法操作。电介质层需要具有低介电常数以维持导线之间的电介质叠层的低k特性。电介质阻挡层也充当用于电介质块状绝缘层蚀刻工艺的蚀刻终止层，使得位于下方的金属将不暴露于蚀刻环境。电介质阻挡层具有约5.5或更小的介电常数。电介质阻挡层的示例为碳化硅(SiC)以及含氮碳化硅(SiCN)，等等。

在电介质阻挡层蚀刻工艺之后，位于下方的金属的上表面暴露于空气。在用于在被暴露的金属上形成互连的后续的金属化工艺之前，基板可在不同真空环境之间转移以执行不同的处理步骤。在转移期间，基板可能必须驻留在工艺腔室或受控的环境外部达称为队列时间(Q-时间)的时间段。在Q-时间期间，基板暴露于包括在大气压力和室温下的氧和水的周围环境条件。结果，经受周围环境中的氧化条件的基板可能在后续的金属化工艺(诸如，用以形成铜互连体的铜电镀工艺)之前在金属表面上累积原生的氧化物或污染物。