[发明专利]具有使得能够实现多维中的不同访问模式的配线结构的存储器架构

说明书

交叉引用

本发明要求2013年6月26日递交的申请号为13/927,846的美国专利申请的优先权，其公开的内容通过引用的方式被结合到本文中。

技术领域

本发明的技术领域一般地涉及多维存储器架构，该多维存储器架构具有使得能够实现多维中的不同访问模式的访问配线结构，并且涉及三维(3-D)多处理器系统，该三维多处理器系统具有多维缓存存储器架构，该多维缓存存储器架构具有使得能够实现多维中的不同访问模式的访问配线结构。

背景技术

在半导体处理器芯片制造领域，在处理器技术的早期阶段，很多公司制造单芯片处理器。在过去的十年左右，随着摩尔定律继续收缩尺寸，很多公司和其他实体已经开始设计在一层上具有多个处理器的处理器芯片。然而，由于芯片上处理器数目的增长，处理器之间的片上通信变得困难。例如，2-D尺寸的处理器芯片增长到容纳更多的处理器，处理器之间的水平配线长度的增长(在毫米和厘米的范围)导致处理器之间通信的周期时延，并且要求使用沿处理器之间通信链路的高性能片上驱动。此外，随着运行频率增长，与处理器之间通信有关的周期时延增长。

发明内容

本发明的实施例一般地包括多维存储器架构，该多维存储器架构具有使得能够实现多维中的不同访问模式的访问配线结构，以及具有多维缓存存储器架构(该多维缓存存储器架构具有使得能够实现多维中的不同访问模式的访问配线结构)的3-D多处理器系统。

例如，在本发明的一个实施例中，存储器结构包括第一级存储器和第二级存储器。所述第一级存储器包括第一存储器单元阵列以及具有第一模式的字线和位线的第一访问配线结构。所述第一存储器单元阵列中的每个存储器单元包括存储元件以及连接到所述存储元件和所述第一访问配线结构的第一访问设备。所述第二级存储器包括具有第二模式的字线和位线的第二访问配线结构、以及连接到所述第二访问配线结构的多个第二访问设备。所述第二访问设备也被连接到对应的所述第一级存储器的存储元件。所述第一访问配线结构的所述第一模式的字线和位线不同于所述第二访问配线结构的所述第二模式的字线和位线，从而提供访问相同存储器单元阵列的不同访问模式。

本发明的另一个实施例中，存储器结构包括第一级存储器和第二级存储器。所述第一级存储器包括第一存储器单元阵列和具有第一模式的字线和位线的第一访问配线结构。所述第一存储器单元阵列中的每个存储器单元包括第一存储元件以及连接到所述第一存储元件和所述第一访问配线结构的第一访问设备。所述第二级存储器包括第二存储器单元阵列和具有第二模式的字线和位线的第二访问配线结构。所述第二存储器单元阵列中的每个存储器单元包括第二存储元件以及连接到所述第二存储元件和所述第二访问配线结构的第二访问设备。所述存储器结构进一步包括跨所述第一级和所述第二级存储器连接到存储器单元的多个字线。

本发明的另一实施例中，访问存储器的方法包括将数据存储在存储器单元阵列中，使用连接到所述存储器单元的第一模式的访问配线访问所述存储器单元阵列中的数据，以及使用连接到所述存储器单元的第二模式的访问配线访问所述存储器单元阵列中的数据，其中所述第一和所述第二模式的访问配线不同。在一个实施例中，所述存储器单元阵列是存储器单元的2-D阵列。在另一个实施例中，所述存储器单元阵列是存储器单元的3-D阵列。在一个实施例中，第一模式的访问配线被部署在所述3-D阵列的第一平面上，并且所述第二模式的访问配线被部署在不同与所述第一平面的所述3-D阵列的第二平面上。所述第一和第二平面可以是平行的或垂直的。

结合附图来阅读下面的示例实施例的详细说明，这些实施例将会被描述并变得清晰。

附图说明

图1是多处理器芯片的示意图。

图2是根据本发明的示例实施例的3-D堆叠的多处理器的示意图。

图3是芯片封装结构的示意图。

图4概念地描述了根据本发明的另一个示例实施例的3-D堆叠的多处理器结构。

图5示意地描述了根据本发明的另一个示例实施例的3-D堆叠的多处理器结构的物理实施，其基于图4中示出的概念性实施。

图6示意地描述了根据本发明的示例实施例的用于控制3-D堆叠的多处理器结构的多模式运行的方法。

图7是本发明的原理可以被应用到的处理器的示意图。

图8是根据本发明的示例实施例的、包括具有与图7中描述的相同的处理器布局的一对处理器的3-D堆叠的多处理器设备的示意图。