[发明专利]具有自对准的浮栅和擦除栅的非易失性存储器单元及其制造方法

说明书

相关申请案

本申请要求2013年4月16日提交的美国临时申请No.61/812,685的权益，并且该美国临时申请以引用方式并入本文。

技术领域

本发明涉及一种形成浮栅存储器单元的半导体存储器阵列的自对准方法。本发明还涉及一种前述类型的浮栅存储器单元的半导体存储器阵列。

背景技术

使用浮栅以便在其上存储电荷的非易失性半导体存储器单元及形成于半导体衬底中的此类非易失性存储器单元的存储器阵列在本领域中是众所周知的。通常，此类浮栅存储器单元一直是分裂栅类型或层叠栅类型的。

半导体浮栅存储器单元阵列的可制造性所面临的问题之一是诸如源极、漏极、控制栅和浮栅的各种组件的对准。随着半导体处理的集成设计规则减少，从而降低最小光刻特征，对精确对准的需求变得愈发关键。各种部件的对准还决定了半导体产品的制造产量。

自对准在本领域中是众所周知的。自对准是指如下行为：对涉及一种或多种材料的一个或多个步骤进行处理，使得这些特征在该步骤处理中相对于彼此自动对准。因此，本发明使用自对准技术来实现浮栅存储器单元类型的半导体存储器阵列的制造。

一直存在缩小存储器单元阵列尺寸的需求，以便最大化单个晶圆上存储器单元的数目，同时不牺牲性能(即，编程、擦除和读取效率以及可靠性)。众所周知，成对形成存储器单元可减小存储器单元阵列的尺寸，其中每一对共享单个源极区，并且其中相邻单元对共享共用漏极区。同样已知的是，在衬底中形成沟槽，并且在该沟槽中设置一个或多个存储器单元元件以增加纳入到给定单位表面积中的存储器单元的数目(参见例如美国专利No.5,780,341和No.6,891,220)。然而，此类存储器单元使用控制栅来控制沟道区(在低压操作中)并擦除浮栅(在高压操作中)。这意味着，该控制栅既是低压元件又是高压元件，从而使得难以针对高压操作在其周围环绕足够的绝缘材料同时对于低压操作不太过电隔离。此外，擦除操作需要控制栅紧邻浮栅，这种紧邻可导致该控制栅和该浮栅之间多余的电容耦合水平。

美国专利8,148,768公开了一种存储器装置及其制造方法，其中沟槽形成到半导体材料的衬底10中。源极区46形成于沟槽下方，并且位于源极区和漏极区之间的沟道区72包括基本上沿沟槽的侧壁延伸的第一部分72a和基本上沿衬底的表面延伸的第二部分72b。浮栅42设置在沟槽中且与沟道区第一部分72a绝缘以便控制其导电性。控制栅62设置在沟道区第二部分72b上面且与其绝缘以便控制其导电性。擦除栅58至少部分地设置在浮栅42上面且与其绝缘。擦除栅58包括凹口80，并且浮栅包括直接面向凹口80且与该凹口绝缘的边缘42a。多晶硅区块50形成于沟槽的底部，并且与源极区46电接触，以向多晶硅区块50提供源极区46的相同电压。多晶硅区块50各自沿浮栅42延伸且与其绝缘，以增加两者间的电压耦合，这对于存储器单元的编程和擦除来说至关重要。

随着上述单元的尺寸变得越来越小，会出现多个问题。首先，存在低源极结击穿，这会限制编程干扰窗口。其次，源极电压必须足够高以避免编程干扰，这就意味着编程窗口有限。

因此，本发明的目的是构建一种解决这些问题的存储器单元配置和制造方法。

发明内容

一对存储器单元，包括：

半导体材料衬底，其具有第一导电类型和表面；

沟槽，其形成到衬底的表面中并包括一对相对的侧壁；

第一区域，其形成在衬底中位于沟槽下方；

一对第二区域，其形成于衬底中，其中一对沟道区各自在衬底中位于第一区域与第二区域中一者之间，其中第一区域和第二区域具有第二导电类型，并且其中沟道区中的每一者包括基本上沿相对沟槽侧壁中的一者延伸的第一部分和基本上沿衬底表面延伸的第二部分；

一对导电浮栅，其各自至少部分地设置在沟槽中、邻近沟道区第一部分中的一者且与其绝缘以控制所述一个沟道区第一部分的导电性，并且位于第一区域上面且与其绝缘；

导电擦除栅，其具有设置在沟槽中并且邻近浮栅设置且与浮栅绝缘的下部部分；

导电耦合栅，其设置在沟槽中、设置在浮栅之间且与其绝缘、设置在第一区域上面且与其绝缘、并且设置在擦除栅下方且与其绝缘；以及

一对导电控制栅，其各自设置在沟道区第二部分中的一者上面且与其绝缘，以控制所述一个沟道区第二部分的导电性。

一种形成一对存储器单元的方法，包括：

在第一导电类型的半导体衬底的表面中形成沟槽，其中沟槽具有一对相对的侧壁；