[发明专利]用于NAND存储器系统的高性能系统拓补

权利要求书

1.一种非易失性存储器系统，包括：

存储器部分，具有多个非易失性存储器电路，每个存储器电路包括非易失性存储器单元的阵列和锁存器电路，其中所述锁存器电路能够连接到总线输入以从该总线输入接收数据和命令，且能够连接到总线输出以从该总线输出提供数据和响应，其中，响应于在所述总线输入上接收到的命令，所述存储器电路能够在多个模式中操作，所述多个模式包括：通过模式，在该通过模式中所述存储器阵列不活动，且通过锁存器电路从总线输入向总线输出传递命令和数据；和活动模式，在该活动模式中所述存储器阵列是活动的，且能够通过所述锁存器电路在所述存储器阵列和所述总线输入或所述总线输出之间传输数据；以及

总线结构，连接所述非易失性存储器电路的总线输入和总线输出，用于传输数据和命令，所述总线结构包括：

用于所述存储器部分的输入总线，连接到第一存储器电路的总线输入；

用于所述存储器部分的输出总线，连接到第二存储器电路的总线输出；

第一中间总线，将所述第一存储器电路的总线输出连接到所述存储器电路中的第一组存储器电路的总线输入，所述第一组存储器电路连接在所述第一存储器电路和所述第二存储器电路之间；以及

第二中间总线，将所述第二存储器电路的总线输入直接或间接地连接到所述第一组存储器电路的总线输出，

其中，每个锁存器电路还具有：

串行输出；以及

串行输入，

其中，第一组存储器电路的除了第一锁存器电路之外的每个锁存器电路的串行输入与所述第一组存储器电路的前一锁存器电路的串行输出串联连接，并且所述第一组存储器电路的所述第一锁存器电路的串行输入连接到所述第一存储器电路的锁存器电路的串行输出。

2.根据权利要求1的非易失性存储器系统，其中，所述存储器部分被形成为单个多裸芯封装。

3.根据权利要求1的非易失性存储器系统，其中，第一存储器电路和第二存储器电路被形成为不同的多裸芯封装的部分。

4.根据权利要求1的非易失性存储器系统，其中，所述模式还包括待机模式，在所述待机模式中，所述存储器阵列是不活动的，且不由所述锁存器电路从总线输入向总线输出传递数据。

5.根据权利要求1的非易失性存储器系统，其中所述总线结构还包括：

多个第三中间总线，每个将第一组存储器电路中的一个存储器电路的总线输出连接到第二组存储器电路中的相应一个存储器电路的总线输入；以及

多个第四中间总线，每个将第二组存储器电路中的一个存储器电路的总线输出连接到第二存储器电路的总线输入。

6.根据权利要求1的非易失性存储器系统，其中，所述锁存器电路具有：

第一输入，能够连接到所述存储器电路的总线输入；

第一输出，能够连接到所述存储器电路的总线输出；

时钟输入；以及

时钟输出；

其中，所述第一存储器电路的锁存器电路的时钟输出被连接到所述第一组存储器电路的锁存器电路的时钟输入，所述第二存储器电路的锁存器电路的时钟输入被连接到所述第一组存储器电路的锁存器电路的时钟输出。

7.根据权利要求6的非易失性存储器系统，其中所述锁存器电路还包括再同步电路，以维持所述总线结构上的信号的同步。

8.根据权利要求1的非易失性存储器系统，还包括：

控制器电路，能够连接到所述输入总线用于向所述存储器部分提供数据和命令，且能够连接到所述输出总线用于从所述存储器部分接收数据和响应以管理在所述存储器部分上的数据的存储。

9.根据权利要求8的非易失性存储器系统，其中，所述存储器部分由单个多裸芯封装形成。