[发明专利]总线主设备、总线系统以及总线控制方法

说明书

技术领域

本发明涉及总线主设备、总线系统以及总线控制方法。

背景技术

近年来，工艺的精细化取得进展，在LSI中内置有CPU(CentralProcessingUnit：中央处理器)、图形控制器以及几百KB(kilobyte)以上的缓冲存储器的系统LSI搭载于通信设备或图像处理装置等中。在这样的系统LSI中，利用系统总线连接模块之间，进行数据传送。

作为面向系统LSI的片上总线标准，遵照英国ARM公司制定的AXI协议的构造成为主流。在遵照AXI协议的片上总线的构造中，以CPU、图形控制器、DMA(DynamicMemoryAccsess：动态随机存取)控制器等为代表的总线主设备与以缓冲存储器、DRAM(DynamicRandomAccessMemory：动态随机存取存储器)等为代表的外部存储器等的总线从设备经由总线连接体以点对点的方式进行连接。并且，总线主设备为了完成对总线从设备的写入动作或读出动作，必须进行等待，直至从总线从设备输出写入响应信道信号或读出数据信道信号。因此，作为总线系统，为了提高数据传送性能，需要减少总线主设备的等待时间。

这里，专利文献1记载了具有在接受表示写入访问中的数据写入结果的写入响应信号之后进行下一访问的总线主设备的总线系统。并且，该总线系统具备信号生成部，该信号生成部在检测到从总线主设备输出的写入数据信号的结束时，将虚拟写入响应信道信号输出至总线主设备。

专利文献1记载的总线系统内的总线主设备在接收原来的写入响应信道信号之前，接收虚拟写入响应信道信号，所以，可响应于该虚拟写入响应信道信号，开始准备下一访问。因此，能够并行地处理总线从设备中的写入和总线主设备中的下一访问的准备。从而，在规定可同时发行的写入指令数为1的总线主设备中，能够削减在写入访问之后连续地进行写入或读出访问时的延迟时间。即，在进行写入访问时，可提高数据传送性能。

现有技术文献

专利文献

专利文献1：日本特开2011-95978号公报(段落0032～0052，图2)

发明内容

发明要解决的课题

但是，在现有的技术中，因为在从发行虚拟写入响应信道信号到获得原来的写入响应信道信号的期间，屏蔽下一写入地址信道信号以及读出地址信道信号，所以无法连续地输出数据传送请求。因此，不能通过并行地进行在AXI中规定的无序传送这样的多个数据传送来获得提高数据传送性能的效果。

因此，本发明是为了解决上述这样的课题而完成的，其目的是通过控制发送传送请求的指令信息的顺序来提高数据传送性能。

解决问题的手段

本发明的一方式的总线主设备的特征是具备：访问生成部，其生成指令信息，该指令信息包含表示请求传送数据的传送请求的类别的传送类别、以及该传送请求的送达目的地的总线从设备的传送对象地址；指令队列，其存储多个由所述访问生成部生成的指令信息；传送请求输出顺序控制部，其在所述指令队列所存储的多个指令信息内，与第1指令信息相比，先选择第2指令信息作为输出对象指令信息，该第2指令信息包含第2总线从设备具有的传送对象地址，该第2总线从设备的响应比具有所述第1指令信息所包含的传送对象地址的第1总线从设备迟；以及传送请求输出部，其将由所述传送请求输出顺序控制部选择的指令信息输出到具有该选择的指令信息所包含的传送对象地址的总线从设备。

本发明的一方式的总线系统具备至少1个总线主设备以及多个总线从设备，其特征在于，所述至少1个总线主设备具备：访问生成部，其生成指令信息，该指令信息包含表示请求传送数据的传送请求的类别的传送类别、以及该传送请求的送达目的地的所述多个总线从设备中的一个总线从设备的传送对象地址；指令队列，其存储多个由所述访问生成部生成的指令信息；传送请求输出顺序控制部，其在所述指令队列所存储的多个指令信息内，与第1指令信息相比，先选择第2指令信息作为输出对象指令信息，该第2指令信息包含第2总线从设备具有的传送对象地址，该第2总线从设备的响应比具有所述第1指令信息所包含的传送对象地址的第1总线从设备迟；以及传送请求输出部，其将由所述传送请求输出顺序控制部选择的指令信息输出到具有该选择的指令信息所包含的传送对象地址的总线从设备。