[发明专利]具有在集成电路的不同层上的读/写端口和访问逻辑单元的三维(3D)存储单元

说明书

优先权申请

本申请要求享有于2013年3月15日递交的、名称为“THREE-DIMENSIONAL(3D)MEMORY CELL SEPARATION AMONG 3D INTEGRATED CIRCUIT(IC)TIERS,AND RELATED 3D INTEGRATED CIRCUITS(3DICS),3DIC PROCESSOR CORES,AND METHODS”的美国临时专利申请序列号No.61/800,220的优先权，故以引用方式将其全部内容并入本文。

本申请还要求享有于2013年7月11日递交的、名称为“THREE-DIMENSIONAL(3D)MEMORY CELL SEPARATION AMONG3D INTEGRATED CIRCUIT(IC)TIERS,AND RELATED 3D INTEGRATED CIRCUITS(3DICS),3DIC PROCESSOR CORES,AND METHODS,”的美国专利申请序列号No.13/939,274的优先权，故以引用方式将其全部内容并入本文。

技术领域

概括地说，本公开内容的技术涉及三维(3D)集成电路(IC)(3DIC)以及它们供处理器内核(包括中央处理单元(CPU)内核和其它数字处理器内核)的使用。

背景技术

在基于处理器的架构中，存储结构用于数据存储。存储结构的一个例子是寄存器。寄存器是作为处理单元(例如，中央处理单元(CPU)或者其它数字处理器)的一部分的、可用的小量存储装置。寄存器用于临时地存储数据，作为由算术逻辑单元(ALU)进行的指令执行的一部分。寄存器具有比主存储器更快的访问时间。通过对指令的操作将来自存储器(例如，高速缓存存储器)的数据加载到寄存器中以用于执行算术运算和操作。存储在寄存器中的经操作的数据往往通过相同的指令或后续的指令被存储回主存储器中。

寄存器堆(register file)是处理单元中的处理寄存器的阵列。寄存器堆在处理器操作中起着关键的作用，因为寄存器堆通常是基于处理器的系统中最繁忙的储存单元。现代的基于集成电路的寄存器堆通常通过具有多个端口的高速静态随机存取存储器(SRAM)的方式来实现。基于SRAM的寄存器堆具有专用的读和写端口，以提供更快的读和写访问，而普通的多端口的SRAM通过相同的端口来共享读和写访问。

寄存器堆具有若干个能够影响它们的性能的特征。例如，提供较大的寄存器堆要求集成电路(IC)中大的覆盖区面积。较大的覆盖区面积会增加寄存器堆的访问延迟。较大的覆盖区面积还会增加外围逻辑单元面积并且产生针对围绕寄存器堆放置的其它组件的重新时序弧(retiming arc)。多个供应电压轨可以用于提供足够的电压来避免因静态噪声容限(SNM)和读/写(R/W)噪声容限(RWNM)不足而引起存储位中的无意翻转。如果在寄存器堆内提供多个电源供应轨以便能够单独供应并降低用于SRAM读访问端口的供应电压，则针对寄存器堆将要求IC中的额外面积。在多核处理单元中(例如在许多常规计算机中所使用的)加剧了这些问题中的许多问题。

发明内容

本文所公开的实施例包括三维(3D)集成电路(IC)(3DIC)层中的3D存储单元分离。还公开了相关的3DIC、3DIC处理器内核和方法。在本文所公开的实施例中，存储块的存储读访问端口从存储单元中分离到3DIC的不同层中。3DIC实现了更高的器件封装密度、更低的互连延迟和更低的成本。以此方式，可以针对读访问端口和存储单元提供不同的供应电压，以便能够降低用于读访问端口的供应电压。因此可以提供存储单元中改进的静态噪声容限(SNM)和读/写(R/W)噪声容限(RWNM)。还可以避免在未分离的存储块内提供多个电源供应轨，其中在未分离的存储块内提供多个电源供应轨增加了面积。

在这方面，在一个实施例中，公开了一种3D存储块。所述3D存储块包括：存储单元，其设置在3DIC的第一层中。所述3D存储块还包括：至少一个读访问端口，其设置在所述3DIC的第二层中，所述至少一个读访问端口被配置为提供对所述存储单元的读访问。所述3D存储块还包括：至少一个单片式层间通孔(MIV)，所述至少一个MIV将所述至少一个读访问端口耦合到所述存储单元。